KR0167227B1

KR0167227B1 - Analog digital converter

Info

Publication number: KR0167227B1
Application number: KR1019900003158A
Authority: KR
Inventors: 홍상표
Original assignee: 문정환; 엘지반도체주식회사
Priority date: 1990-03-09
Filing date: 1990-03-09
Publication date: 1999-03-20
Also published as: KR910017779A

Abstract

내용 없음.No content.

Description

Analog / Digital Conversion Circuit

제1도는 일반적인 병렬 아날로그/디지탈 변환기 구성도.1 is a schematic diagram of a typical parallel analog / digital converter.

제2도는 일반적인 적분형 아날로그/디지탈 변환기 구성도.2 is a schematic diagram of a general integrated analog / digital converter.

제3도는 본 발명에 따른 아날로그/디지탈 변환기 회로도.3 is an analog / digital converter circuit diagram according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 아날로그 입력 2 : 병렬 A/D변환기1: Analog Input 2: Parallel A / D Converter

5 : 상위비트부 래치 6a : 제1 래더저항5: Upper bit latch 6a: First ladder resistor

6b : 제2 래더저항 9 : 적분형 A/D 변환기6b: 2nd ladder resistance 9: Integral type A / D converter

11 : 하위비트부 래치 13 : 입, 출력부11: lower bit latch 14: input and output

14 : 엔코더부 15 : 비교부14: encoder section 15: comparison section

16 : 적분기 18 : 카운터16: integrator 18: counter

C, C1~Cn : 캐패시터 S1, SW1~SWn : 스위치C, C1 ~ Cn: Capacitor S1, SW1 ~ SWn: Switch

B, B1~Bn : 비교기 A : 증폭기B, B1 ~ Bn: Comparator A: Amplifier

본 발명은 아날로그 신호를 디지탈 신호로 변환시키는 아날로그/디지탈(A/D)변환기에 관한 것으로, 특히 빠른 변환속도와 높은 정밀도에 적당하도록 한 A/D변환회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an analog / digital (A / D) converter for converting an analog signal into a digital signal, and more particularly to an A / D conversion circuit adapted for fast conversion speed and high precision.

종래의 A/D변환기는 변환속도가 빠른 병렬 A/D변환기와 고밀도인 적분형 변환기가 주류를 이루고 있었다.In the conventional A / D converter, a parallel A / D converter having a high conversion speed and an integrated converter having a high density are mainstream.

제1도는 일반적인 병렬 A/D변환기를 나타낸 것으로, 이에 도시된 바와같이 스위치(SW1~SWn), 캐패시터(C1~Cn), 비교기(B1~Bn)의 비교부(15) 및 엔코더부(14)로 구성되며, 래더저항(6a)으로 부터의 각 기준전압을 상기 스위치(SW1~SWn)를 통해 입력받아 캐패시터(C1~Cn)를 통해 비교기(B1~Bn)로 각각 인가하고, 또한 아날로그 입력전압(VTN)(1)은 스위치(S1)를 통해 입력받아 캐패시터(C1~Cn)를 거쳐 비교기(B1~Bn)로 인가하며, 비교기(B1-Bn)의 출력은 엔코더부(14)를 통해 상위비트(MSB)부 래치(5)로 인가되는 구성이다.1 shows a general parallel A / D converter, and as shown therein, the switches SW1 to SWn, the capacitors C1 to Cn, the comparator 15 and the encoder 14 of the comparators B1 to Bn. Each reference voltage from the ladder resistor 6a is input through the switches SW1 to SWn and applied to the comparators B1 to Bn through the capacitors C1 to Cn, respectively, and the analog input voltage is also applied. The VTN 1 is input through the switch S1 and applied to the comparators B1 to Bn through the capacitors C1 to Cn, and the outputs of the comparators B1 to Bn are higher through the encoders 14. This configuration is applied to the bit MSB latch 5.

상기의 병렬 A/D변환기의 동작을 보면, 아날로그 입력(1)을 받아 많은 비교기(B1-Bn)를 거쳐 빠른 속도로 변환시킨다.The operation of the parallel A / D converter described above takes the analog input 1 and converts it at high speed through many comparators B1-Bn.

제2도는 일반적으로 적분형 A/D변환기를 나타낸 것으로, 이에 도시된 바와같이 증폭기(A), 저항(R), 캐패시터(C) 및 스위치(S1)의 적분기(16)와 비교기 및 카운터(18)로 구성되며, 제2래더저항(6b)으로 부터의 기준전압(Vref1)을 적분기(16)로 받아 적분하여 비교기(B)의 비반전단자(+)에 인가하고 비교기(B)의 반전단자(-)에는 아날로그 입력(Vin)이 인가되며, 비교기(B)의 출력은 카운터(18)을 통해 하위비트(LSB)부 래치(11)로 인가되는 구성이다. 상기와 같은 적분형 A/D변환기는 적분기(16)를 통해 아날로그 입력을 적분하여 일정한 전압까지 카운터한 값을 기초로 하여 변환시킨다.2 shows an integrated A / D converter, in which the integrator 16 and comparator and counter 18 of the amplifier A, resistor R, capacitor C and switch S1 are shown. ), And receives and integrates the reference voltage (Vref1) from the second ladder resistor (6b) to the integrator (16), applies it to the non-inverting terminal (+) of the comparator (B), and inverts the comparator (B). An analog input Vin is applied to the negative (−), and the output of the comparator B is applied to the latch 11 of the lower bit LSB through the counter 18. The integrated A / D converter as described above integrates the analog input through the integrator 16 and converts it on the basis of the counter value up to a constant voltage.

즉, 종래에는 제1도와 같은 빠른 변환 속도의 병렬 A/D변환기든가 제2도와 같은 고정밀도를 가진 적분형 A/D변환기만을 사용하여 왔는데 빠른 변환속도를 가진 변환기는 정밀도가 떨어지고 고정밀도를 가진 변환기는 속도가 떨어지는 문제점이 있었다.In other words, conventionally, a parallel A / D converter having a high conversion speed as shown in FIG. 1 or only an integrated A / D converter having high precision as shown in FIG. 2 has been used. A converter with a high conversion speed has a low precision and high precision. The converter had a problem of slowing down.

본 발명은 이러한 단점을 해결하기 위하여, 보다 빠른 변환속도와 높은 정밀도를 동시에 갖는 A/D변환회로를 안출한 것으로, 이를 첨부도면을 참조하여 상세히 설명하면 다음과 같다.In order to solve the above disadvantages, the present invention devised an A / D conversion circuit having a faster conversion speed and high precision, which will be described in detail with reference to the accompanying drawings.

먼저 제3도에서 그 구성을 보면, 아날로그 입력(1)을 1차변환 병렬 A/D변환기(2)(제1도 참조) 부분과, 병렬 A/D변환기(2)에서 변환한 값(3)을 저장할 상위 비트부 래치(5)와, 기준전압을 발생시키는 제1, 제2래더저항(6a, 6b)과, 2차 아날로그 입력(1)을 변환할 적분형 A/D변환기(9)(제2도 참조)와, 상기 적분형 A/D변환기(9)에서 변환한 값(10)을 저장하는 하위 비트 래치(11)와, 상기 상위비트부 래치(5)와 하위 비트부 래치(11)에 저장된 값을 모으는 입, 출력부(13)로 구성된다.First, the configuration of FIG. 3 shows that the analog input 1 is converted from the first-order parallel A / D converter 2 (see FIG. 1) and the parallel A / D converter 2 (3). ), Upper bit latch (5) to store the first, second ladder resistors (6a, 6b) for generating a reference voltage, and an integrated A / D converter (9) for converting the secondary analog input (1). (See FIG. 2), the lower bit latch 11 for storing the value 10 converted by the integrated A / D converter 9, the upper bit latch 5 and the lower bit latch ( 11) is composed of an input and an output unit 13 to collect the values stored in.

여기서, 하위비트(LSB)부와 상위비트(MSB)부의 의미는 N비트 A/D변환기중 N/2비트의 상위비트들을 상위비트부, 하위비트들을 하위비트부로 정의한 것이다.Here, the meaning of the lower bit (LSB) part and the upper bit (MSB) part is to define upper bits of N / 2 bits and upper bits of lower bits of the N-bit A / D converter.

상기 구성회로의 동작 상태를 보면, 아날로그 입력전압(1)은 병렬 A/D변환기(2)와 적분형 A/D변환기(9)에 연결되어져 있고, 이 아날로그 입력값과 래더저항(6a)에 의한 기준전압(4)을 병렬 A/D변환기(2)에서 입력받아 1차 상위비트부 값을 구한다. 병렬 A/D변환기(2)에서 얻어진 상위비트부 값(3)을 상위비트부 래치(5)에 저장시키는 동시에 제2래더저항(6b)에 보내 새로운 기준전압(8)을 발생시키고, 이 기준전압(8)은 적분형 A/D변환기(9)로 들어가게 된다. 2차 하위비트부 값을 구하는 변환은 적분형 A/D변환기(9)로 들어가게 된다. 2차 하위비트부 값을 구하는 변환은 적분형 A/D변환기(9)가 아날로그 입력(1)과 제2래더저항(6b)으로 부터의 기준전압(8)을 받아 변환을 시작하며 구해진 하위비트부값(10)은 하위비트부 래치(11)에 저장하고, 래치(5, 11)에 저장된 상위비트부 값과 하위비트부 값이 입, 출력부(13)에 보내지면 변환은 끝나게 된다.In the operation state of the configuration circuit, the analog input voltage 1 is connected to the parallel A / D converter 2 and the integrated A / D converter 9, and the analog input value and the ladder resistor 6a are connected to the analog input voltage. By receiving the reference voltage (4) from the parallel A / D converter (2) to obtain the value of the first higher order bit. The upper bit portion value 3 obtained by the parallel A / D converter 2 is stored in the upper bit portion latch 5 and sent to the second ladder resistor 6b to generate a new reference voltage 8. The voltage 8 enters the integrated A / D converter 9. The conversion for obtaining the second lower bit part value is entered into the integrated A / D converter 9. The low-bit obtained by integrating the A / D converter 9 receives the reference voltage (8) from the analog input (1) and the second ladder resistor (6b). The sub value 10 is stored in the lower bit part latch 11, and when the upper bit part value and the lower bit part value stored in the latches 5 and 11 are sent to the input and output part 13, the conversion is completed.

상기의 1차, 2차에 걸친 변환과정을 제1도, 제2도를 참조하여 상세히 살펴보면, 먼저 1차 변환과정은 제1도에서 아날로그 입력(1)과 제1래더저항(6a)에서 나온 기준전압을 병렬 A/D변환기(2)의 비교기(B1-Bn)에서 비교하여 논리레벨이 '0'인가 '1'인가를 결정하여 엔코더(14)로 보내면 엔코더(14)에서는 이 값을 받아 상위비트부의 값을 결정하게 된다.The above-described first and second conversion processes will be described in detail with reference to FIGS. 1 and 2. First, the first conversion process is obtained from the analog input 1 and the first ladder resistor 6a in FIG. 1. The reference voltage is compared by the comparators B1-Bn of the parallel A / D converter 2 to determine whether the logic level is '0' or '1', and the encoder 14 receives this value. The value of the upper bit part is determined.

제2도에서 2차 변환 과정을 설명하면 제1도의 병렬 A/D변환기(2)로부터 상위비트부 값을 받아 제2래더저항(6b)의 스위치를 여닫음으로 인하여 기준전압을 얻고 이 기준전압 값을 적분기(16)를 이용하여 변환 시켜 비교기(B)로 인가하여 아날로그 입력(1)과 비교하게 된다.Referring to the second conversion process in FIG. 2, the reference voltage is obtained by opening and closing the switch of the second ladder resistor 6b by receiving the upper bit value from the parallel A / D converter 2 of FIG. The value is converted using the integrator 16 and applied to the comparator B to be compared with the analog input 1.

적분기(16)의 출력전압은 선형적으로 변화하므로 아날로그 입력(1)의 값에 따라 비교기가 레벨을 바꾸는 레벨까지 걸리는 시간도 다르게 되고 이시간 동안 카운터(18)는 카운트를 하여 각각 다른 시간동안 카운트한 개수로 하위비트부 값을 구하여 하위비트부 래치(11)에 저장하게 된다.Since the output voltage of the integrator 16 changes linearly, the time taken for the comparator to change the level varies depending on the value of the analog input 1, during which the counter 18 counts and counts for different times. The lower bit part value is obtained by one number and stored in the lower bit part latch 11.

그러므로 본 발명의 A/D변환기는 병렬 A/D변환기보다 변환속도가 느리나 적분형 A/D변환기보다는 변환속도가 빠르고 적분형 A/D변환기보다는 정밀도가 떨어지나 병렬 A/D변환기보다는 정밀도가 높다.Therefore, the A / D converter of the present invention has a lower conversion speed than a parallel A / D converter, but a faster conversion speed than an integrated A / D converter, and a lower precision than an integrated A / D converter, but a higher precision than a parallel A / D converter. .

따라서, 본 발명의 A/D변환기는 보다 빠른 변환속도와 높은 정밀도를 동시에 갖는 효과가 있다.Therefore, the A / D converter of the present invention has the effect of simultaneously having a faster conversion speed and high precision.

Claims

A parallel A / D converter 2 which receives and converts the reference voltage 4 from the analog input 1 and the first ladder resistor 6a to obtain a higher bit (MSB) value (3), and the parallel A The upper bit latch 5 for receiving and storing the output 3 of the / D converter 2 and the integrator 16 of the integrated A / D converter 9 that receives the output of the parallel A / D converter 2. The second ladder resistor 6b generating the reference voltage 8, the reference voltage 8 from the second ladder resistor 6b, and the analog input 1 are converted into the lower bit LSB values. An integrated A / D converter 9 for obtaining a signal, a lower bit part latch 11 for receiving and storing the output 10 of the integrated A / D converter 9, and the upper bit part latch 5 And an input / output unit (13) for receiving the upper bit value (7) of the lower bit value and the lower bit value (12) of the lower bit part latch (11).