KR0166269B1 - Qam 및 vsb 신호 등화기 - Google Patents

Qam 및 vsb 신호 등화기 Download PDF

Info

Publication number
KR0166269B1
KR0166269B1 KR1019950045872A KR19950045872A KR0166269B1 KR 0166269 B1 KR0166269 B1 KR 0166269B1 KR 1019950045872 A KR1019950045872 A KR 1019950045872A KR 19950045872 A KR19950045872 A KR 19950045872A KR 0166269 B1 KR0166269 B1 KR 0166269B1
Authority
KR
South Korea
Prior art keywords
signal
phase channel
multiplexer
unit
filter
Prior art date
Application number
KR1019950045872A
Other languages
English (en)
Other versions
KR970031625A (ko
Inventor
이창의
Original Assignee
배순훈
대우전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 배순훈, 대우전자주식회사 filed Critical 배순훈
Priority to KR1019950045872A priority Critical patent/KR0166269B1/ko
Publication of KR970031625A publication Critical patent/KR970031625A/ko
Application granted granted Critical
Publication of KR0166269B1 publication Critical patent/KR0166269B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
    • H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)

Abstract

본 발명은 QAM 및 VSB 신호 등화기에 관한 것으로, 본 발명의 등화기는 피드포워드 필터부(150)와; 지연부(152); 제 1 멀티플렉서(154); 디지탈 필터(156); 제 2 멀티플렉서(158); 복소수 곱셈부(160); 신호 판별부(162); 훈련 신호 발생부(164); 제 3 멀티플렉서(166); 탭계수 연산부(168); 및 디지탈 위상 동기 루프(170)로 구성되어 있으며, 본 발명에 따르면 변형된 복소 필터링 알고리즘을 사용하여 피드포워드 필터부를 구현함으로써 유한 충격 응답 필터의 수를 1/4 정도 줄일 수 있게 되어 하드웨어 내의 칩 사이즈를 감소시킬 수 있다.

Description

QAM 및 VSB 신호 등화기
제1도는 등화기에 대한 블럭도.
제2도는 유한 충격 응답 필터의 구성도.
제3도는 유한 충격 응답 적응 디지탈 필터부의 세부 구성도.
제4도는 종래의 QAM 및 VSB 신호 등화기의 블럭도.
제5도는 본 발명에 따른 QAM 및 VSB 신호 등화기의 블럭도이다.
* 도면의 주요부분에 대한 부호의 설명
150 : 피드포워드 필터부 152 : 지연부
154 : 제 1 멀티플렉서 156 : 디지탈 필터
158 : 제 2 멀티플렉서 160 : 복소수 곱셈부
162 : 신호 판별부 164 : 훈련 신호 발생부
166 : 제 3 멀티플렉서 168 : 탭계수 연산부
170 : 디지탈 위상 동기 루프
본 발명은 QAM 및 VSB 신호 등화기에 관한 것으로, 특히 디지탈 방식인 VSB(Vestigial SideBand: 이하 VSB라 한다.) 및 QAM(Quadrature Amplitude Modulation: 이하, QAM 이라 한다.) 신호 모두를 등화하기 위해 각각의 QAM 및 VSB 등화기로부터 공통점과 차이점을 이용하여 간단하게 구현한 등화기에 관한 것이다.
QAM 이나 VSB 변조 방식을 이용한 디지탈 신호 전송은 이미 미국등지에서 유선 방송(CATV: Cable Television)이나 고화질 텔레비젼(HDTV: High Definiton TeleVision)의 지상 방송 등에 응용되고 있거나 응용될 예정이다.
디지탈 방송의 가장 큰 장점은 신호의 왜곡이 디지탈 신호를 잘못 판정하지 않을 정도로 작게 일어난다면 화질을 완벽하게 복원할 수 있는 것이다.
반면, 현재의 NTSC(National Television System Commtittee: 이하, NTSC 라 한다.)방식이 채택하고 있는 아날로그 방식은 화질의 왜곡이 신호의 왜곡에 비례해서 나타나므로 완벽한 복원은 불가능하지만 전송중에 약간의 왜곡이 발생하여도 알아보지 못할 정도의 심한 화질 저하는 일어나지 않는다.
그러나, 디지탈 방식은 신호의 열화가 디지탈 신호의 잘못된 판정을 일으키면 화질에 심각한 영향을 줄 수 있으므로 이를 방지할 수 있는 장치가 필요하다.
즉, 송신단에서 전송된 신호는 전송 채널을 거치면서 여러 가지 왜곡이 생기는데, 왜곡을 발생시키는 요인으로는 가우스 열잡음, 임펄스 잡음, 신호의 강도가 시간적으로 변동하는 현상인 페이딩(fading)에 의한 가산형 또는 승산형 잡음, 주파수 변화, 비선형성, 시간적 분산(time dispersion) 등에 의한 변형이 있다.
이와 같이 비이상적인 전송 채널에 의해서 발생한 왜곡을 보상하므로써 수신측에서 비트 검출 오류를 감소시키는 기법을 채널 등화(channel equalization)라 하며, 이러한 기법을 행하는 등화기(Equalizer)는 송신단에서 전송된 신호의 왜곡을 보상해 주는 것으로 시간에 따른 채널의 특성 변화를 그때 그때 보상하는 역할을 한다.
등화기의 가장 기본 적인 원리는 전송 채널의 전달 함수를 구하여 이 전달 함수의 역함수 특성을 갖도록 회로를 구성하는 것이다.
그러나, 채널의 특성이 항상 일정한 것이 아니라 시간과 장소에 따라 수시로 변하기 때문에 그때 그때마다 채널 특성을 따라갈 수 있도록 등화기를 구성해야 하는데 이와 같은 등화기를 적응 등화기(Adaptive Equalizer)라 한다.
상기 적응 등화기의 특성을 구체적으로 살펴보면, 기준 신호를 x(n), 채널의 출력 신호를 y(n)과 채널의 충격 응답을 hi 로 표시했을때, 이들 사이의 관계식은 다음과 같다.
적응 등화기의 유한 충격 응답(FIR: Finite Impulse Response)인 등화기의 출력 z(n)은 다음과 같다.
여기서, wi는 등화기의 계수를 나타내며 L 은 등화기 탭의 계수이다. 등화기 탭 계수를 구하기 위하여 추정 오차 e(n)을 기준 신호 d(n)와 필터 출력 z(n)의 차로 정의하면 다음과 같이 쓸 수 있다.
평가 함수를 e2(n) 으로 정의하고 기울기 벡터를 구하면 기울기 벡터의 추정값은 다음 식과 같다.
최대 경사법을 이용하여 필터 계수를 구하면 다음과 같이 구할 수 있다.
여기서, μ 는 수렴 속도와 수렴후 에러값을 결정하는 수렴 상수이다.
상기와 같은 특성을 갖는 적응 등화기의 동작 원리는 다음과 같다.
채널의 특성을 전혀 모르는 경우에 신호 수신 초기에 훈련열(training sequence)을 송신하여 이 기간 동안 등화기의 탭계수들을 채널의 왜곡 특성이 상쇄되도록 결정하고, 이 기간이 끝나면 판정 의거(decision-directed)모드로 들어가서 정상적인 데이타 전송이 이루어지게 된다.
그러나, 실제로 많은 응용에서는 훈련열 없이 초기에 등화되는 것이 필요한데 즉, 훈련열 없이도 수신된 신호만으로 채널 왜곡을 줄일 수 있어야 한다.
이어서, 왜곡된 신호를 보상하는 여러가지 적응 등화 방법은 평가 기준과 필터 구조, 훈련 신호(training sequence)의 사용 여부에 따라 구분된다.
상기 평가 기준은 MSE(Mean Squared Error)와 LS(Least Squares)로 구분되며, 필터 구조는 횡단선 구조 필터와 격자 구조 필터로 나뉘고, 훈련 신호의 사용 여부에 따라서 훈련 신호를 사용하는 등화기와 사용하지 않는 자력(blind) 등화 기법으로 나뉘는데, 이때 사용되는 훈련 신호는 수신측에서 어떤 기능을 자동으로 조정할 수 있도록 송신측에서 보내주는 기준 신호를 말한다.
상기 훈련 신호를 필요로 하지 않는 자력 등화 수렴 속도는 늦지만 개안도(eye diagram)가 닫혀있을 경우, 즉 잡음이 많은 경우에도 직접 결정 알고리듬보다 수렴의 안전성이 있다.
한편, 평균 자승 오차(MSE: Mean Squared Error) 평가 기준을 이용하는 등화기로는 LMS(Least Mean Square)등화기, 결정 궤환 LMS(DF-LMS: Decision Feedback LMS) 등화기, LMS 알고리듬을 격자 필터에 적용한 GAL(Gradient Adaptive Lattice) 등화기 등이 있고, LS(Least Squares) 평가 기준을 이용하는 등화기로는 RLS(Recursive Least Squares) 등화기와 이를 격자 필터에 적용한 LSL(Least Squares Lattice) 등화기가 있다.
제1도는 등화기에 대한 블럭도로서, 등화기(Equalizer)는 갱신된 탭 계수 값을 가지고 입력 신호를 필터링하여 출력하는 필터부(2)와; 상기 필터부(2)로부터의 필터링 신호와 반송파 복원 신호를 입력받아 믹서하여 기저 신호를 출력하는 제 1 주파수 믹서부(4); 상기 기저 신호를 입력받아 판별 신호를 출력하는 판별 신호를 출력하는 신호 판별부(6); 상기 제 1 주파수 믹서부(4)로부터의 기저 신호와 상기 신호 판별부(6)로 부터의 판별 신호를 입력받아 두 신호의 차로서 판별 오차 신호를 출력하는 감산부(8); 상기 판별 오차 신호를 입력받아 반송파 신호를 출력하는 반송파 복원부(10); 상기 감산부(8)로부터의 판별 오차 신호와 상기 반송파 복원부(10)로부터의 반송파 신호를 입력받아 믹서하여 오차 신호를 출력하는 제 2 주파수 믹서부(12); 상기 오차 신호를 입력받아 교정 오차 신호를 출력하는 오차 연산부(14); 및 상기 교정 오차 신호를 입력받아 상기 필터부(2)의 탭계수 값을 갱신한 후 그 갱신된 탭계수 신호를 상기 필터부(2)에 인가하는 탭계수 갱신부(16)로 구성된다.
상기와 같이 구성된 등화기는 입력 신호가 필터부(2)를 거쳐 필터링되고 상기 필터링 신호와 반송파 복원 신호는 제 1 주파수 믹서부(4)에 입력되어 믹서된 후 기저 신호로 출력되고, 상기 기저 신호는 신호 판별부(6)를 거쳐 출력된 판별 신호와 함께 감산부(8)에 입력되어 두 신호의 차 신호로서 판별 오차 신호가 출력되고, 상기 출력된 판별 오차 신호가 반송파 복원부(10)에 입력되어 반송파 신호가 출력되며 그 반송파 신호가 상기 제 1 주파수 믹서부(4) 및 제 2 주파수 믹서부(12)에 입력되어 필터 출력 신호가 기저 신호로 변환됨과 동시에 판별 오차 신호가 오차 신호로 변환되고, 상기 제 2 주파수 믹서부(12)의 결과인 상기 오차 신호를 오차 연산부(14)에 입력하여 교정 오차 신호를 출력하고, 상기 교정 오차 신호를 입력받아 탭계수 갱신부(16)에서 탭계수 값을 갱신하여 그 갱신된 탭계수 신호를 상기 필터부(2)에 인가하도록 동작된다.
제2도는 종래의 유한 충격 응답 필터의 구성도로서, 유한 충격 응답 필터(Finite Impulse Response filter : FIR filter)는 입력되는 탭계수 신호 및 탭어드레스 신호에 의해 갱신된 탭계수를 가지고 입력 신호를 필터링한 신호를 출력하는 유한 충격 응답 적응 디지탈 필터부(20)와; 상기 필터링된 신호와 요구 신호간의 차이인 오차 신호를 출력하는 감산기(22); 상기 오차 신호를 입력받아 탭계수 갱신 값을 연산하는 탭계수 갱신값 연산부(24); 상기 유한 충격 응답 적응 디지탈 필터부(20)의 각 탭에 해당하는 탭어드레스 신호를 생성하여 출력하는 탭어드레스 생성부(26); 및 상기 탭계수 갱신값 연산부(24)의 연산 결과인 n+1 개의 탭 계수 값을 저장하고 입력되는 상기 탭어드레스 신호에 해당하는 탭계수 값을 상기 유한 충격 응답 적응 디지탈 필터부(20)에 인가하는 탭계수 버퍼(28)로 구성된다.
제3도는 유한 충격 응답 적응 디지탈 필터부의 세부 구성도로서, 유한 충격 응답 적응 디지탈 필터부(20)는 상기 제2도의 탭어드레스 생성부(26)로부터의 탭어드레스 신호와 탭계수 버퍼부(28)로부터의 탭계수 신호를 입력받아 탭계수를 출력하는 탭계수 레지스터부(30A-1) 및 입력 신호와 탭계수 레지스터부(30A-2)에서 출력된 탭계수를 곱한 후 곱셈 결과를 출력하는 곱셈기(30A-3)로 구성되는 기본 필터링부(30A)와; 입력 신호를 받아들여 제 1 래치 신호를 출력하는 제 1 입력 신호 래치부(30B-1a) 와 상기 제2도의 탭어드레스 생성부(26)로부터의 탭어드레스 신호와 탭계수 버퍼부(28)로부터의 탭계수 신호를 입력받아 탭계수를 출력하는 제 1 탭계수 레지스터부(30B-2a) 및 상기 제 1 래치 신호와 상기 제 1 탭계수 레지스터부(30B-2a)에서 출력된 탭계수를 곱한 후 곱셈 결과를 출력하는 제 1 곱셈기(30B-3a)를 일조로 하여 다수개(n)가 병렬로 연결된 보조 필터링부(30B); 및 각 곱셈기(30a-3,30B-3a ∼ 30B-3n)로부터 출력된 곱셈 결과를 더하여 입력 신호를 필터링한 출력 신호를 출력하는 덧셈부(30C)로 구성된다.
상기와 같이 구성된 종래의 유한 충격 응답 적응 디지탈 필터의 동작을 살펴보면, 입력 신호가 유한 충격 응답 적응 디지탈 필터부(20) 및 탭계수 갱신값 연신부(24)로 인가된다.
유한 충격 응답 적응 디지탈 필터부(20)에서는 입력 신호가 제 1 입력 신호 래치부(30B-1a)와 곱셈기(30A-3)에 인가되면, 제 1 입력 신호 래치부(30B-1a)에서는 제 1 래치 신호를 출력하고, 곱셈기(30A-3)에서는 탭계수 레지스터부(30A-2)로부터 출력된 탭계수와 상기 입력 신호를 곱한 후 그 곱셈 결과를 출력하고, 제 1 곱셈기(30B-3a)에서도 곱셈기(30A-3)와 동일한 방법으로 제 1 래치 신호와 제 1 탭계수 레지스터부(30B-2a)의 출력인 탭계수를 곱하여 덧셈부(30C)로 결과를 출력하며, 상기와 동일한 방법으로 제 n 번째 곱셈기(30B-3n)의 출력까지 덧셈부(30C)에서 합산하여 신호를 출력하도록 동작한다.
이때 유한 충격 응답 적응 디지탈 필터부(20)에 인가되는 탭계수 신호는 함께 인가되는 탭어드레스 신호에 의해 선택되는 탭계수 레지스터부(30A-2, 30B-2a∼30B-2n) 중의 하나에 저장된다.
결국, 모든 탭계수 레지스터부(30A-2, 30B-2a∼30B-2n)에 새로운 탭계수를 기록하기 위해서는 n+1 회에 걸쳐 탭계수 신호와 탭어드레스 신호를 입력해야 한다.
탭계수 갱신값 연산부(24)에서는 요구 신호와 덧셈부(30C)의 출력 신호간의 차이인 오차 신호를 입력받아 탭계수 갱신값 연산을 수행하고, 연산 결과인 n+1 개의 탭계수 값은 일단 탭계수 버퍼부(28)에 모두 기록한다.
탭어드레스 생성부(26)에서는 유한 충격 응답 적응 디지탈 필터부(20)의 각 탭에 해당하는 탭어드레스 신호를 출력하여 상기 유한 충격 응답 적응 디지탈 필터부(20) 및 탭계수 버퍼부(28)에 인가한다.
탭계수 버퍼부(28)에서는 입력되는 탭어드레스 신호에 해당하는 탭계수 값을 탭계수 신호로써 상기 유한 충격 응답 적응 디지탈 필터부(20)에 인가하고 상기 유한 충격 응답 적응 디지탈 필터부(20)의 탭계수가 모두 갱신되고 난 후에야 비로소 입력 신호에 대한 필터링이 이루어지고 그 필터링된 신호가 출력된다.
한편, 채널 등화기는 VSB 신호(잔류 측대역 신호)와 QAM 신호(직각 진폭 변조 신호)를 등화하는 것이 각각 존재하는데, 각 방식에 따른 등화기의 등화 원리는 기본적으로 유사하나 등화기의 구조상에 약간의 차이가 있다.
제4도는 종래의 QAM 및 VSB 신호 등화기의 블럭도로서, 종래의 등화기는 입력되는 동위상 채널과 직각 위상 채널의 신호에 대한 직류 오프셋을 제거하는 직류 오프셋 제거부(100)와; 상기 직류 오프셋이 제거된 입력 신호와 계수 갱신된 신호를 입력받아 필터링된 신호를 출력하는 피드포워드 필터부(102); 상기 피드포워드 필터부(102)로부터의 필터링 신호와 자동 이득 제어 신호를 곱셈하는 곱셈부(104); 상기 곱셈된 동위상 신호를 지연하기 위한 지연부(106); 상기 곱셈된 동위상 신호와 상기 지연 신호 중에서 한 신호를 선택하는 제 1 멀티플렉서(108); 상기 곱셈된 동위상 신호를 직각 위상 신호로 변환하는 디지탈 필터(110); 상기 디지탈 필터(110)의 계수를 저장하는 계수 저장부(112); 상기 디지탈 필터(110)로부터 출력된 직각 위상 신호와 상기 곱셈부(104)의 곱셈된 직각 위상 신호 중에서 한 신호를 선택하는 제 2 멀티플렉서(113); 상기 제 1 멀티플렉서(108)에서 선택된 신호와 상기 제 2 멀티플렉서(113)에서 선택된 신호를 입력받아 정현파 및 여현파를 곱하여 반송파의 주파수와 위상오차를 보정해주는 복소수 곱셈부(114); 상기 복소수 곱셈부(114)로부터의 동위상 신호와 직각 위상 신호를 입력받아 판별 신호를 출력하는 신호 판별부(116); 훈련 신호를 발생시키는 훈련 신호 발생부(118); 상기 판별 신호와 상기 훈련 신호 중에서 한 신호를 선택하여 선택 신호를 출력하는 제 3 멀티플렉서(120); 상기 복소수 곱셈부(114)의 출력 신호와 상기 훈련 신호, 상기 제 3 멀티플렉서(120)의 선택 신호 및 상기 신호 판별부(116)의 직각 위상 신호에 대한 판별 신호를 입력받아 탭계수를 계산한 후 그 계산된 탭계수를 상기 피드포워드 필터부(102)로 출력하는 탭계수 연산부(122); 및 상기 복소수 곱셈부(114)의 출력 신호를 입력받아 위상 오차를 제거하기 위해 정현파와 여현파를 출력하고 이득을 조절하기 위해 제어 신호를 출력하는 디지탈 위상 동기 루프(124)로 구성되어 있다.
상기 직류 오프셋 제거부(100)는 동위상 채널의 신호(I)에 대한 직류 오프셋을 제거하는 제 1 직류 오프셋 제거기(100-1); 및 직각 위상 채널의 신호(Q)에 대한 직류 오프셋을 제거하는 제 2 직류 오프셋 제거기(100-2)로 구성된다.
상기 피드포워드 필터부(102)는 상기 직류 오프셋이 제거된 동위상에 해당하는 입력 신호와 계수 갱신된 신호를 입력받아 필터링된 신호를 출력하는 제 1 유한 충격 응답 필터(102-1:CI), 제 2 유한 충격 응답 필터(102-2: CI); 및 상기 직류 오프셋이 제거된 직각 위상에 해당하는 입력 신호와 계수 갱신된 신호를 입력받아 필터링된 신호를 출력하는 제 3 유한 충격 응답 필터(102-3: CQ), 제 4 유한 충격 응답 필터(102-4: CQ); 상기 제 1 유한 충격 응답 필터(102-1)의 출력 신호에서 상기 제 3 유한 충격 응답 필터(102-3)의 출력 신호를 감산하는 감산기(102-5); 및 상기 제 2 유한 충격 응답 필터(102-2)의 출력 신호와 상기 제 4 유한 충격 응답 필터(102-4)의 출력 신호를 가산하는 가산기(102-6)로 구성된다.
상기 곱셈부(104)는 동위상 채널에 대한 차신호와 자동 이득 제어 신호를 곱셈하는 제 1 셉셈기(104-1); 및 직각 위상 채널에 대한 차신호와 자동 이득 제어 신호를 곱셈하는 제 2 곱셈기(104-2)로 구성되어 있다.
상기 복소수 곱셈부(114)는 제 1 멀티플렉서(108)에서 선택된 동위상 채널에 대한 신호와 상기 디지탈 위상 동기 루프(124)로부터의 여현신호를 곱셈하는 제 1 곱셈기(114-1)와; 상기 제 2 멀티플렉서(113)에서 선택된 직각 위상 채널에 대한 신호와 상기 디지탈 위상 동기 루프(124)로부터의 정현 신호를 곱셈하는 제 2 곱셈기(114-2); 제 1 멀티플렉서(108)에서 선택된 동위상 채널에 대한 신호와 상기 디지탈 위상 동기 루프(124)로부터의 정현 신호를 곱셈하는 제 3 곱셈기(114-3); 상기 제 2 멀티플렉서(113)에서 선택된 직각 위상 채널에 대한 신호와 상기 디지탈 위상 동기 루프(124)로부터의 여현 신호를 곱셈하는 제 4 곱셈기(114-4); 상기 제 1 곱셈기(114-1)의 출력 신호와 상기 제 2 곱셈기(114-2)의 출력 신호를 감산하는 감산기(114-5); 및 상기 제 3 곱셈기(114-3)의 출력 신호와 상기 제 4 곱셈기(114-4)의 출력 신호를 합산하는 가산기(114-6)로 구성되어 있다.
상기 신호 판별부(116)는 상기 복소수 곱셈부(114)로부터의 동위상 채널의 신호를 입력받아 판별 신호를 출력하는 제 1 신호 판별기(116-1); 및 상기 복소수 곱셈부(114)로부터 출력된 직각 위상 채널의 신호를 입력받아 판별 신호를 출력하는 제 2 신호 판별기(116-2)로 구성되어 있다.
상기 디지탈 위상 동기 루프(124)는 상기 복소수 곱셈부(114)로부터의 동위상 채널에 대한 출력 신호와 직각 위상 채널에 대한 출력 신호를 입력받아 위상차를 검출해내는 오차 검출부(124-1)와; 상기 검출된 위상 오차의 이득을 조절하고 누적하는 누적부(124-2); 상기 누적부(124-2)의 출력 신호를 입력받아 정현 신호와 여현 신호를 출력하는 정현 및 여현 신호 발생부(124-3); 및 상기 발생된 여현 신호를 입력받아 이득 제어 신호를 출력하는 누적 제한부(124-4)로 구성되어 있다.
제4도를 참조하여 각 신호에 따라 등화시 요구되는 블럭과 동작을 살펴보면 다음과 같다.
1) QAM 신호 입력시 QAM 신호에는 동위상(I) 채널의 신호와 직각 위상 (Q) 채널의 신호가 포함되어 있기 때문에 제4도에 도시된 피드포워드 필터부(102)내의 제 1 유한 충격 응답 필터(102-1: CI), 제 2 유한 충격 응답 필터(102: CI), 제 3 유한 충격 응답 필터(102-3: CQ) 및 제 4 유한 충격 응답 필터(102-4: CQ) 모두 이용되는데, 동위상(In-phase: I) 채널의 신호는 제 1 유한 충격 응답 필터(102-1: CI)와 제 2 유한 충격 응답 필터(102-2: CI)에서 필터링되고, 직각 위상 (Quadrature :Q) 채널의 신호는 제 3 유한 충격 응답 필터(102-3: CQ) 와 제 4 유한 충격 응답 필터(102-4: CQ)에서 필터링된다.
그리고, 제4도에 도시된 복소수 곱셈부(114)내의 제 1 곱셈기(114-1), 제 2 곱셈기(114-2), 제 3 곱셈기(114-3) 및 제 4 곱셈기(114-4) 모두가 사용된다.
한편, QAM 신호 입력시 등화 과정에 필요없는 블럭은 지연부(106), 제 1 멀티플렉서(108), 디지탈 필터(110), 계수저장부(112) 및 훈련신호 발생부(118)이다.
QAM 신호의 경우에는 직각 위상 채널의 신호도 입력되기 때문에 동위상 채널의 신호를 직각 위상 채널의 신호로 변환시켜 주는 디지탈 필터(110)를 통과할 필요가 없고, 디지탈 필터(110)를 통과하지 않으므로 지연부(106)에서 시간 지연이 필요없고, 디지탈 필터(110)의 계수가 저장되는 계수 저장부(112)도 필요없으며, QAM 신호는 훈련 신호없이 자력으로 채널을 보상해주기 때문에 훈련 신호 발생부(118)도 필요없다.
상기에서 살펴본 바와 같이 지연부(106)가 필요없게 되므로 제 1 멀티플렉서(108)는 지연된 신호와 지연되지 않은 신호중에서 지연되지 않은 신호를 선택하는데 사용되고, 디지탈 필터(110)가 필요없으므로 제 2 멀티플렉서(113)는 필터링 신호와 필터링되지 않은 신호중에서 필터링되지 않은 신호를 선택하는데 사용되고, 훈련 신호가 발생되지 않아도 되므로 신호 판별부(116)내의 제 1 신호 판별기(116-1)의 판별 신호와 훈련 신호 발생부(118)의 훈련 신호중에서 제 1 신호 판별기(116-1)의 판별 신호를 선택하기 위해 제 3 멀티플렉서(120)가 사용된다.
결국, QAM 신호가 입력된 경우에는 등화된 동위상 채널의 신호(I')는 제 3 멀티플렉서(120)의 출력단에서 출력되고, 등화된 직각 위상 채널의 신호(Q')는 신호 판별부(116)내의 제 2 신호 판별기(116-2)의 출력단에서 출력된다.
2) VSB 신호 입력시 VSB 신호가 입력되는 경우에는 피드포워드 필터부(102)내의 제 1 유한 충격 응답 필터(102-1), 제 2 유한 충격 응답 필터(102-2), 제 3 유한 충격 응답 필터(102-3), 제 4 유한 충격 응답 필터(102-4) 중에서 단지 제 1 유한 충격 응답 필터(102-1)만이 사용된다.
또한, VSB 신호의 경우에는 QAM 신호의 경우와 달리 등화의 초기 단계에 훈련 신호에 의해 등화기를 수렴시키기 때문에 훈련 신호를 발생시키는 훈련 신호 발생부(118)가 사용된다.
한편, VSB 신호가 입력된 경우에는 직각 위상(Q) 채널의 신호 성분이 위상 오차를 제거하는데 필요하므로 동위상(I)의 채널의 신호 성분을 직각 위상 채널(Q)의 신호 성분으로 변환해주는 디지탈 필터(110)가 사용되고, 상기 디지탈 필터(110)에서 소요되는 시간만큼 동위상 채널의 신호를 지연부(106)에서 지연시키게 되는데, 이때 지연된 신호와 지연되지 않은 신호중에서 한 신호를 선택하기 위해 제 1 멀티플렉서(108)가 사용된다.
이때, 상기 디지탈 필터(110)에서는 동위상(I) 채널의 신호 성분을 직각 위상 채널(Q)의 신호 성분으로 변환해주기 위해서 힐버트 변환(Hilbert transform)을 하게 되고, 디지탈 필터(110)의 계수를 저장하기 위해 계수 저장부(112)가 사용되며, 디지탈 필터(110)에서 출력된 신호와 곱셈부(104)내의 제 2 곱셈기(104-2)에서 출력된 신호중에서 한 신호를 선택하기 위해 제 2 멀티플렉서(113)가 사용된다.
상기에서 살펴본 바와 같이 VSB 신호는 실수 신호(I 신호)이지만 QAM 신호는 기저 대역에서 복소 신호(I,Q 신호)이므로 이를 등화하기 위해서는 복소 필터가 요구된다.
종래의 복소 필터링에 대해서 살펴보기로 한다.
만약, 복소 필터의 입력 신호를 Y = YI+ jYQ, 필터 계수를 C = CI+ jCQ, 필터 출력을 Z = ZI+ jZQ라고 하면, 이들 사이의 관계식은 다음과 같다. (* 표시는 컨벌루션(convolution)을 의미한다.)
종래의 복소 필터링은 상기 제 6 식 에서 처럼 4개의 필터링으로 구성되므로 이를 이용하여 등화기를 구현하면 제4도에 도시한 것처럼 많은 유한 충격 응답 필터(FIR filter)가 소요된다.
이처럼 상기와 같은 종래의 QAM 및 VSB 신호 등화기에서는 복소 필터링을 위해 피드포워드 필터부(102)내에 4 개의 유한 충격 응답 필터(FIR filter)가 소요되므로 하드웨어 구현시 사이즈가 매우 크다는 문제점이 있다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 소정의 복소 필터링 알고리즘을 적용하여 얻어낸 공통적인 필터계수를 이용함으로써 복소 필터에 사용되는 유한 충격 응답 필터의 수를 감소시킨 QAM 및 VSB 신호 등화기를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 QAM 및 VSB 신호 등화기는, 동위상 채널과 직각 위상 채널에 대한 입력 신호와 계수 갱신된 신호를 입력받아 필터링된 신호를 출력하는 피드포워드 필터부와; 상기 피드포워드 필터부로부터의 동위상 채널에 대한 필터링 신호를 지연하기 위한 지연부; 상기 지연부로부터의 동위상 채널에 대한 지연 신호와 상기 피드포워드 필터부로부터의 동위상 채널에 대한 필터링 신호 중에서 한 신호를 선택하는 제 1 멀티플렉서; 상기 피드포워드 필터부로부터의 동위상 채널에 대한 필터링 신호를 직각 위상 신호로 변환하는 디지탈 필터; 상기 디지탈 필터로부터의 직각 위상 신호와 상기 피드포워드 필터부로부터의 직각 위상 채널에 대한 필터링 신호 중에서 한 신호를 선택하는 제 2 멀티플렉서; 상기 제 1 멀티플렉서에서 선택된 신호와 상기 제 2 멀티플렉서에서 선택된 신호를 입력받아 반송파의 주파수와 위상 오차를 보정해주는 복소수 곱셈부; 상기 복소수 곱셈부로부터의 동위상 채널의 신호와 직각 위상 채널의 신호를 입력받아 판별 신호를 출력하는 신호 판별부; 훈련 신호를 발생시키는 훈련 신호 발생부; 상기 신호 판별부로부터의 판별 신호와 상기 훈련 신호 발생부로부터의 훈련 신호 중에서 한 신호를 선택하여 선택 신호를 출력하는 제 3 멀티플렉서; 상기 복소수 곱셈부로부터의 출력 신호, 상기 제 3 멀티플렉서에서의 선택 신호 및 상기 신호 판별부의 직각 위상 채널에 대한 판별 신호를 입력받아 탭계수를 계산한 후 그 계산된 탭계수를 상기 피드포워드 필터부로 출력하는 탭계수 연산부; 및 상기 제 3 멀티플렉서에서의 선택 신호 및 상기 신호 판별부의 직각 위상 채널에 대한 판별 신호를 입력받아 위상 오차를 보정해주는 디지탈 위상 동기 루프로 구성된 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 대해서 설명하기로 한다.
제5도는 본 발명에 따른 QAM 및 VSB 신호 등화기에 대한 블럭도로서, 본 발명의 QAM 및 VSB 신호 등화기는 동위상 채널(I)과 직각 위상 채널(Q)에 대한 입력 신호와 계수 갱신된 신호를 입력받아 필터링된 신호를 출력하는 피드포워드 필터부(150)와; 상기 피드포워드 필터부(150)로부터의 동위상 채널(I)에 대한 필터링 신호를 지연하기 위한 지연부(152); 상기 지연부(152)로부터의 동위상 채널(I)에 대한 지연 신호와 상기 피드포워드 필터부(150)로부터의 동위상 채널(I)에 대한 필터링 신호중에서 한 신호를 선택하는 제 1 멀티플렉서(154); 상기 피드포워드 필터부(150)로부터의 동위상 채널(I)에 대한 필터링 신호를 직각 위상 신호(Q)로 변환하는 디지탈 필터(156); 상기 디지탈 필터(156)로부터의 직각 위상 신호(Q)와 상기 피드포워드 필터부(150)로부터의 직각 위상 채널(Q)에 대한 필터링 신호 중에서 한 신호를 선택하는 제 2 멀티플렉서(158); 상기 제 1 멀티플렉서(154)에서 선택된 신호와 상기 제 2 멀티플렉서(158)에서 선택된 신호를 입력받아 반송파의 주파수와 위상 오차를 보정해주는 복소수 곱셈부(160); 상기 복소수 곱셈부(160)로부터의 동위상 채널(I)의 신호와 직각 위상 채널(Q)의 신호를 입력받아 판별 신호를 출력하는 신호 판별부(162); 훈련 신호를 발생시키는 훈련 신호 발생부(164); 상기 신호 판별부(162)로부터의 판별 신호와 상기 훈련 신호 발생부(164)로부터의 훈련 신호 중에서 한 신호를 선택하여 선택 신호를 출력하는 제 3 멀티플렉서(166); 상기 복소수 곱셈부(160)로부터의 출력 신호, 상기 제 3 멀티플렉서(166)에서의 선택 신호 및 상기 신호 판별부(162)의 직각 위상 채널(Q)에 대한 판별 신호를 입력받아 탭계수를 계산한 후 그 계산된 탭계수를 상기 피드포워드 필터부(150)로 출력하는 탭계수 연산부(168); 및 상기 제 3 멀티플렉서(166)에서의 선택 신호 및 상기 신호 판별부(162)의 직각 위상 채널(Q)에 대한 판별 신호를 입력받아 위상 오차를 보정해주는 디지탈 위상 동기 루프(170)로 구성된다.
여기서, 상기 피드포워드 필터부(150)는 동위상 채널과 직각 위상 채널의 입력 신호를 합산하는 제 1 가산기(150-1)와; 동위상 채널과 직각 위상 채널의 입력 신호를 감산하는 제 1 감산기(150-2); 상기 탭계수 연산부(172)로부터의 갱신된 계수를 합산하는 제 2 가산기(150-3); 입력된 동위상 채널의 신호와 상기 제 2 가산기(150-3)로부터 합산된 계수를 입력받아 필터링된 신호를 출력하는 제 1 유한 충격 응답 필터(150-4: CI+CQ); 상기 제 1 가산기(150-1)로부터의 가산 신호와 상기 탭계수 연산부(168)로부터의 갱신된 계수를 입력받아 필터링된 신호를 출력하는 제 2 유한 충격 응답 필터(150-5: CQ); 상기 제 1 감산기(150-2)로부터의 감산 신호와 상기 탭계수 연산부(168)로부터의 갱신된 계수를 입력받아 필터링된 신호를 출력하는 제 3 유한 충격 응답 필터(150-6: CI); 상기 제 1 유한 충격 응답 필터(150-4)의 필터링 신호와 상기 제 2 유한 충격 응답 필터(150-5)의 필터링 신호를 입력받아 감산하는 제 2 감산기(150-7); 및 상기 제 1 유한 충격 응답 필터(150-4:CI+CQ)의 필터링 신호와 상기 제 3 유한 충격 응답 필터(150-6:CI)의 필터링 신호를 입력받아 감산하는 제 3 감산기(150-8)로 구성된다.
상기 지연부(152)는 선입 선출(FIFO: First-In First-Out) 방식에 따른 메모리로 구현할 수 있다.
상기 복소수 곱셈부(160)는 상기 제 1 멀티플렉서(154)에서 선택된 동위상 채널에 대한 신호와 상기 디지탈 위상 동기 루프(170)로부터의 여현 신호를 곱셈하는 제 1 곱셈기(160-1)와; 상기 제 2 멀티플렉서(158)에서 선택된 직각 위상 채널에 대한 신호와 상기 디지탈 위상 동기 루프(170)로부터의 정현 신호를 곱셈하는 제 2 곱셈기(160-2); 제 1 멀티플렉서(154)에서 선택된 동위상 채널에 대한 신호와 상기 디지탈 위상 동기루프(170)로부터의 정현 신호를 곱셈하는 제 3 곱셈기(160-3); 상기 제 2 멀티플렉서(158)에서 선택된 직각 위상 채널에 대한 신호와 상기 디지탈 위상 동기 루프(170)로부터의 여현 신호를 곱셈하는 제 4 곱셈기(160-4); 상기 제 1 곱셈기(160-1)로부터의 입력 신호와 상기 제 2 곱셈기(160-2)로부터의 입력 신호를 감산하는 감산기(160-5); 및 상기 제 3 곱셈기(160-3)로부터의 입력 신호와 상기 제 4 곱셈기(160-4)로부터의 입력 신호를 합산하는 가산기(160-6)로 구성되어 있다.
상기 신호 판별부(162)는 상기 복소수 곱셈부(160)로부터의 동위상 채널(I)의 신호를 입력 받아 판별 신호를 출력하는 제 1 신호 판별기(162-1); 및 상기 복소수 곱셈부(160)로부터의 직각 위상 채널(Q)의 신호를 입력받아 판별 신호를 출력하는 제 2 신호 판별기(162-2)로 구성되어 있다.
상기 디지탈 위상 동기 루프(170)는 상기 제 3 멀티플렉서(166)에서의 선택 신호와 상기 신호 판별부(162)로부터의 직각 위상 채널(Q)에 대한 판별 신호를 입력받아 위상차를 검출해내는 오차 검출부(170-1)와; 상기 검출된 위상 오차의 이득을 조절하고 누적하는 루프 필터(170-2); 및 상기 루프 필터(170-2)의 출력 신호를 입력받아 정현 신호와 여현 신호를 출력하는 정현 및 여현 신호 발생부(170-3)로 구성되어 있다.
이어서, 상기와 같이 구성되는 본 발명의 동작과 효과를 살펴보기로 한다.
QAM 신호 입력시나 VBS 신호 입력시에 사용되는 블럭과 사용되지 않는 블럭은 제4도를 참조하여 설명한 것과 유사하므로 설명을 생략하기로 하고 본 발명의 중심적인 내용인 복소 필터링에 대해서 살펴보기로 한다.
상기에서 서술했던 종래의 복소수 필터링일 때의 제 6 식 Z = (YI*CI- YQ*CQ) + j(YI*CQ+ YQ*CI)을 ZI, ZQ에 대한 식으로 표현하면 다음과 같다.
상기 제 7 식은 다음과 같이 변형될 수 있다.
상기 제 8 식에서는 CI+ CQ라는 공통적인 필터 계수가 존재하므로 제5도에 도시한 것처럼 피드포워드 필터부(150)에 3 개의 유한 충격 응답 필터(FIR filter)를 사용하여 종래의 결정 궤환 등화기에 비해 유한 충격 응답 필터(FIR filter)의 수를 1/4 정도 줄일 수 있다.
QAM 신호 입력시에는 상기 피드포워드 필터부(150)내의 제 1 유한 충격 응답 필터(150-4), 제 2 유한 충격 응답 필터(150-5) 및 제 3 유한 충격 응답 필터(150-6)가 모두 사용된다.
그러나, VSB 신호 입력시에는 3 개의 유한 충격 응답 필터중에서 제 1 유한 충격 응답 필터(150-4: CI+CQ)만이 사용되며, 단 이때의 필터계수는 CI뿐이며 CQ는 0 이다.
이상에서 살펴본 바와 같이 본 발명에 따르면, 변형된 복소 필터링 알고리즘을 사용하여 피드포워드 필터부를 구현함으로써 유한 충격 응답 필터(FIR filter)의 수를 1/4 정도 줄일 수 있게 되어 하드웨어 내의 칩 사이즈를 감소시킬 수 있다는 데 그 효과가 있다.

Claims (7)

  1. 동위상 채널과 직각 위상 채널에 대한 입력 신호와 계수 갱신된 신호를 입력받아 필터링된 신호를 출력하는 피드포워드 필터부(150)와; 상기 피드포워드 필터부(150)로부터의 동위상 채널에 대한 필터링 신호를 지연하기 위한 지연부(152); 상기 지연부(152)로부터의 동위상 채널에 대한 지연 신호와 상기 피드포워드 필터부(150)로부터의 동위상 채널에 대한 필터링 신호 중에서 한 신호를 선택하는 제 1 멀티플렉서(154); 상기 피드포워드 필터부(150)로부터의 동위상 채널에 대한 필터링 신호를 직각 위상 신호로 변환하는 디지탈 필터(156); 상기 디지탈 필터(156)로부터의 직각 위상 신호와 상기 피드포워드 필터부(150)로부터의 직각 위상 채널에 대한 필터링 신호 중에서 한 신호를 선택하는 제 2 멀티플렉서(158); 상기 제 1 멀티플렉서(154)에서 선택된 신호와 상기 제 2 멀티플렉서(158)에서 선택된 신호를 입력받아 반송파의 주파수와 위상 오차를 보정해주는 복소수 곱셈부(160); 상기 복소수 곱셈부(160)로부터의 동위상 채널의 신호와 직각 위상 채널의 신호를 입력받아 판별 신호를 출력하는 신호 판별부(162); 훈련 신호를 발생시키는 훈련 신호 발생부(164); 상기 신호 판별부(162)로부터의 판별 신호와 상기 훈련 신호 발생부(164)로부터의 훈련 신호 중에서 한 신호를 선택하여 선택 신호를 출력하는 제 3 멀티플렉서(166); 상기 복소수 곱셈부(160)로부터의 출력 신호, 상기 제 3 멀티플렉서(166)에서의 선택 신호 및 상기 신호 판별부(162)의 직각 위상 채널에 대한 판별 신호를 입력받아 탭계수를 계산한 후 그 계산된 탭계수를 상기 피드포워드 필터부(150)로 출력하는 탭계수 연산부(168); 및 상기 제 3 멀티플렉서(166)에서의 선택 신호 및 상기 신호 판별부(162)의 직각 위상 채널에 대한 판별 신호를 입력받아 위상 오차를 보정해주는 디지탈 위상 동기 루프(170)로 구성된 QAM 및 VSB 신호 등화기.
  2. 제1항에 있어서, 상기 피드포워드 필터부(150)는 동위상 채널과 직각 위상 채널의 입력 신호를 합산하는 제 1 가산기(150-1)와; 동위상 채널과 직각 위상 채널의 입력 신호를 감산하는 제 1 감산기(150-2); 상기 탭계수 연산부(172)로부터의 갱신된 계수를 합산하는 제 2 가산기(150-3); 입력된 동위상 채널의 신호와 상기 제 2 가산기(150-3)로부터 합산된 계수를 입력받아 필터링된 신호를 출력하는 제 1 유한 충격 응답 필터(150-4); 상기 제 1 가산기(150-1)로부터의 가산 신호와 상기 탭계수 연산부(168)로부터의 갱신된 계수를 입력받아 필터링된 신호를 출력하는 제 2 유한 충격 응답 필터(150-5); 상기 제 1 감산기(150-2)로부터의 감산 신호와 상기 탭계수 연산부(168)로부터의 갱신된 계수를 입력받아 필터링된 신호를 출력하는 제 3 유한 충격 응답 필터(150-6); 상기 제 1 유한 충격 응답 필터(150-4)의 필터링 신호와 상기 제 2 유한 충격 응답 필터(150-5)의 필터링 신호를 입력받아 감산하는 제 2 감산기(150-7); 및 상기 제 1 유한 충격 응답 필터(150-4)의 필터링 신호와 상기 제 3 유한 충격 응답 필터(150-6)의 필터링 신호를 입력받아 감산하는 제 3 감산기(150-8)로 구성된 것을 특징으로 하는 QAM 및 VSB 신호 등화기.
  3. 제1항에 있어서, 상기 피드포워드 필터부(150)가
    상기 표현식에 따르는 복소 필터링 알고리즘에 의거하여 구현된 것을 특징으로 하는 QAM 및 VSB 신호 등화기.
  4. 제1항에 있어서, 상기 지연부(152)는 선입 선출 방식에 따른 메모리로 구현된 것을 특징으로 하는 QAM 및 VSB 신호 등화기.
  5. 제1항에 있어서, 상기 복소수 곱셈부(160)는 상기 제 1 멀티플렉서(154)에서 선택된 동위상 채널에 대한 신호와 상기 디지탈 위상 동기 루프(170)로부터의 여현 신호를 곱셈하는 제 1 곱셈기(160-1)와; 상기 제 2 멀티플렉서(158)에서 선택된 직각 위상 채널에 대한 신호와 상기 디지탈 위상 동기 루프(170)로부터의 정현 신호를 곱셈하는 제 2 곱셈기(160-2); 제 1 멀티플렉서(154)에서 선택된 동위상 채널에 대한 신호와 상기 디지탈 위상 동기 루프(170)로부터의 정현 신호를 곱셈하는 제 3 곱셈기(160-3); 상기 제 2 멀티플렉서(158)에서 선택된 직각 위상 채널에 대한 신호와 상기 디지탈 위상 동기 루프(170)로부터의 여현 신호를 곱셈하는 제 4 곱셈기(160-4); 상기 제 1 곱셈기(160-1)로부터의 입력 신호와 상기 제 2 곱셈기(160-2)로부터의 입력 신호를 감산하는 감산기(160-5); 및 상기 제 3 곱셈기(160-3)로부터의 입력 신호와 상기 제 4 곱셈기(160-4)로부터의 입력 신호를 합산하는 가산기(160-6)로 구성되어 있는 것을 특징으로 하는 QAM 및 VSB 신호 등화기.
  6. 제1항에 있어서, 상기 신호 판별부(162)는 상기 복소수 곱셈부(160)로부터의 동위상 채널의 신호를 입력 받아 판별 신호를 출력하는 제 1 신호 판별기(162-1); 및 상기 복소수 곱셈부(160)로부터의 직각 위상 채널의 신호를 입력받아 판별 신호를 출력하는 제 2 신호 판별기(162-2)로 구성되어 있는 것을 특징으로 하는 QAM 및 VSB 신호 등화기.
  7. 제1항에 있어서, 상기 디지탈 위상 동기 루프(170)는 상기 제 3 멀티플렉서(166)에서의 선택 신호와 상기 신호 판별부(162)로부터의 직각 위상 채널에 대한 판별 신호를 입력받아 위상차를 검출해내는 오차 검출부(170-1)와; 상기 검출된 위상 오차의 이득을 조절하고 누적하는 루프 필터(170-2); 및 상기 루프 필터(170-2)의 출력 신호를 입력받아 정현 신호와 여현 신호를 출력하는 정현 및 여현 신호 발생부(170-3)로 구성되어 있는 것을 특징으로 하는 QAM 및 VSB 신호 등화기.
KR1019950045872A 1995-11-30 1995-11-30 Qam 및 vsb 신호 등화기 KR0166269B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950045872A KR0166269B1 (ko) 1995-11-30 1995-11-30 Qam 및 vsb 신호 등화기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950045872A KR0166269B1 (ko) 1995-11-30 1995-11-30 Qam 및 vsb 신호 등화기

Publications (2)

Publication Number Publication Date
KR970031625A KR970031625A (ko) 1997-06-26
KR0166269B1 true KR0166269B1 (ko) 1999-02-01

Family

ID=19437231

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950045872A KR0166269B1 (ko) 1995-11-30 1995-11-30 Qam 및 vsb 신호 등화기

Country Status (1)

Country Link
KR (1) KR0166269B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100427021B1 (ko) * 1998-12-30 2005-08-29 주식회사 대우일렉트로닉스 Qam/vsb적응채널등화기
KR100326247B1 (ko) * 1999-12-28 2002-03-08 박종섭 등화기

Also Published As

Publication number Publication date
KR970031625A (ko) 1997-06-26

Similar Documents

Publication Publication Date Title
JP4845246B2 (ja) トレーニングモードを有する適応チャネル等化器
US5675394A (en) Equalization apparatus with effective coefficient updating operation
US6067319A (en) Method for equalization of a quadrature amplitude modulated signal
EP0524559B1 (en) Carrier phase recovery for an adaptive equalizer
US5838740A (en) Crosspole interference canceling receiver for signals with unrelated baud rates
US5432522A (en) Cross polarization interference compensating device comprising decision feedback cross polarization interference cancellers
EP0663766B1 (en) Equalization apparatus with a fast updating operation of the filter coefficients
US20070286315A1 (en) Digital signal processor, receiver, corrector and methods for the same
KR20010053055A (ko) Ｈｄｔｖ 채널 이퀄라이저
US7561617B1 (en) Channel monitoring and identification and performance monitoring in a flexible high speed signal processor engine
US5532755A (en) Apparatus for suppressing ghosts in signals modulating a carrier in quadrature phasing with a video carrier
TW451580B (en) Decision directed phase detector
EP1759476B1 (en) Dual-mode equalizer in an atsc-dtv receiver
JP2833609B2 (ja) 判定帰還形自動等化器
US6570916B1 (en) Adaptive equalization circuit and method
US6573948B1 (en) Equalizing intermediate-frequency signals before demodulating them in a digital television receiver
US6678317B1 (en) Adaptive equalizer device and method for controlling adaptive equalizer
JP2616152B2 (ja) 自動等化器
KR0166269B1 (ko) Qam 및 vsb 신호 등화기
JP2611557B2 (ja) 判定帰還形自動等化器
EP1397880B1 (en) Joint timing recovery and equalization for an n-antennae system
KR0169675B1 (ko) Qam 및 vsb 신호 결정 궤환 등화기
KR0166265B1 (ko) Ntsc, vsb 및 qam 신호 등화기
KR0166271B1 (ko) Qam 신호 등화기
KR0166270B1 (ko) Qam 신호 결정 궤환 등화기

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110901

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20120903

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee