KR0166201B1 - On/off delay time eliminating system using an integrater - Google Patents
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Abstract
본 발명은 공급 전원의 온/오프(ON/OFF)시 불필요한 지연 시간을 최소화하여 시스템의 응답 속도를 높이기 위한 적분기를 이용한 온/오프 지연시간 제거 시스템에 관한 것으로, 모터에 흐르는 전류에 따라 적분하는 적분기, 및 외부로부터 입력되는 입력 신호에 따라 상기 적분기로 전원을 공급하는 전원 공급부를 포함하여 구성되는 적분기를 이용한 온/오프 지연 시간 제거 시스템에 있어서, 상기 적분기의 입력단 및 출력단과 접지에 연결되고 상기 전원 공급부로부터 출력되는 전원에 따라 제어되어 상기 전원 공급부로부터 출력되는 전원의 온/오프에 의해 발생되는 상기 적분기의 온/오프 지연 시간을 감소시키는 스위칭부를 더 포함하여 구성된다.The present invention relates to a system for eliminating on / off delay time using an integrator for minimizing unnecessary delay time when supplying power is on / off and increasing the response speed of the system. An on / off delay time elimination system using an integrator comprising an integrator and a power supply unit for supplying power to the integrator in response to an input signal input from the outside, the integrator having an input terminal and an output terminal of the integrator and connected to ground; And a switching unit which is controlled according to the power output from the power supply to reduce the on / off delay time of the integrator generated by the on / off of the power output from the power supply.
Description
제1도는 종래의 적분기를 이용한 시스템의 구성도.1 is a block diagram of a system using a conventional integrator.
제2도는 (a)(b)는 제1도의 각 부분의 신호 파형도.2 is a signal waveform diagram of each part of FIG.
제3도는 본 발명에 의한 적분기를 이용한 온/오프 지연 시간 제거 시스템의 구성도.3 is a block diagram of a system for eliminating on / off delay time using an integrator according to the present invention.
제4도는 (a)(b)(c)는 제3도의 각 부분의 신호 파형도.4 is a signal waveform diagram of each part of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1,11 : 모터 2,12 : 적분기1,11 Motor 2,12 Integrator
3,13 : 래치부 4,14 : 전원 공급부3,13: latch portion 4,14: power supply portion
5,15 : 메인 제어부 6,16 : 앤드 게이트5,15: main controller 6,16: AND gate
7,17 : 출력부 18 : 스위칭부7,17: output unit 18: switching unit
19 : 인버터 R1,R2,R11,R12 : 저항19: Inverter R1, R2, R11, R12: Resistance
C1,C11 : 커패시터 OP-AMP1,OP-AMP11 : 연산 증폭기C1, C11: Capacitor OP-AMP1, OP-AMP11: Operational Amplifier
SW1,SW2 : 스위치SW1, SW2: switch
본 발명은 적분기를 이용한 온/오프 지연 시간 제거 시스템에 관한 것으로, 특히 공급 전원의 온/오프(ON/OFF)시 불필요한 지연 시간을 최소화하여 시스템의 응답 속도를 높이기 위한 적분기를 이용한 온/오프 지연 시간 제거 시스템에 관한 것이다.The present invention relates to a system for eliminating on / off delay time using an integrator. In particular, the present invention relates to an on / off delay using an integrator for minimizing unnecessary delay time when supplying power is on / off. Relates to a time removal system.
제1도는 종래의 적분기를 이용한 시스템의 구성도이다.1 is a block diagram of a system using a conventional integrator.
종래의 적분기를 이용한 시스템은 제1도에 도시한 바와 같이 모터(1)에 흐르는 전류를 입력으로하여 적분하는 적분기(2), 적분기(2)의 출력을 래치하는 래치부(3), 외부로부터 입력되는 입력 신호(IN)에 따라 적분기(2)로 전원(Vcc)을 공급하는 전원 공급부(4), 입력 신호(IN)에 따라 시스템 전체를 제어하는 메인 제어부(5), 래치부(3)와 메인 제어부(5)의 출력을 논리곱하는 앤드 게이트(6), 및 앤드 게이트(6)의 출력에 따라 온/오프되는 출력부(7)로 구성된다.A system using a conventional integrator includes an integrator 2 for integrating by inputting a current flowing in the motor 1 as shown in FIG. 1, a latch unit 3 for latching the output of the integrator 2, and an external device. A power supply unit 4 for supplying power Vcc to the integrator 2 according to the input signal IN being input, a main control unit 5 for controlling the entire system according to the input signal IN, and a latch unit 3 And an AND gate 6 logically multiplying the output of the main controller 5, and an output unit 7 turned on / off in accordance with the output of the AND gate 6.
여기서, 적분기(2)는 모터(1)와 접지에 연결된 저항(R1), 모터(1)에 일단이 연결된 저항(R2), 저항(R2)의 타단에 (+)입력단이 연결되고 (-)입력단으로 기준 전압(Vref)이 인가되고 래치부(3)에 출력단이 연결된 연산 증폭기(OP-AMP1), 및 연산 증폭기(OP-AMP1)의 출력단과 (+)입력단에 연결된 캐패시터(C1)로 구성된다.Here, the integrator 2 has a resistor R1 connected to the motor 1 and the ground, a resistor R2 having one end connected to the motor 1, and a (+) input terminal connected to the other end of the resistor R2, and (-) It consists of an operational amplifier OP-AMP1 to which a reference voltage Vref is applied as an input terminal and an output terminal is connected to the latch unit 3, and a capacitor C1 connected to an output terminal and a positive input terminal of the operational amplifier OP-AMP1. do.
이와 같이 구성되는 종래의 적분기를 이용한 시스템의 동작을 제2도 (a)(b)를 참조하여 설명한다.The operation of the system using the conventional integrator configured as described above will be described with reference to FIG. 2 (a) (b).
제2도(a)는 전원 공급부(4)로부터 연산 증폭기(OP-AMP1)로 공급되는 전원(Vcc)의 전압을 나타내고, 제2도(b)는 연산 증폭기(OP-AMP1)의 출력 전압(A0)을 나타낸다.FIG. 2A shows the voltage of the power supply Vcc supplied from the power supply unit 4 to the operational amplifier OP-AMP1, and FIG. 2B shows the output voltage of the operational amplifier OP-AMP1. A0).
모터(1)에 흐르는 전류는 적분기(2)를 통해 적분되고 래치부(3)로 출력된후 메인 제어부(5)로부터 출력되는 신호와 앤드 게이트(6)에서 논리곱되어 출력부(7)를 제어하게 된다.The current flowing through the motor 1 is integrated through the integrator 2 and output to the latch unit 3, and then is logically multiplied by the signal output from the main control unit 5 at the AND gate 6 to output the output unit 7. Control.
따라서 종래의 적분기를 이용한 시스템은 연산 증폭기(OP-AMP1)의 출력 상태에 따라 래치부(3)의 출력이 결정되고, 래치부(3)의 출력이 출력부(7)를 제어하게 된다.Therefore, in the system using the conventional integrator, the output of the latch unit 3 is determined according to the output state of the operational amplifier OP-AMP1, and the output of the latch unit 3 controls the output unit 7.
즉, 래치부(3)의 출력은 연산 증폭기(OP-AMP1)의 출력 전압(A0)이 제2도(b)에 도시한 바와 같이 하이 기준 전압(Va) 이상인 경우 하이(High)상태가 되어 메인 제어부(5)로부터 출력되는 신호에 의해 출력부(7)의 온/오프가 결정된다. 또한, 래치부(3)의 출력은 연산 증폭기(OP-AMP1)의 출력 전압(A0)이 제2도(b)에 도시한 바와 같이 로우 기준 전압(Vb) 이하인 경우 로우(Low) 상태가 되어 메인 제어부(5)로부터 출력되는 신호에 관계없이 출력부(7)는 오프된다.That is, the output of the latch unit 3 becomes high when the output voltage A0 of the operational amplifier OP-AMP1 is higher than or equal to the high reference voltage Va as shown in FIG. On / off of the output unit 7 is determined by the signal output from the main control unit 5. In addition, the output of the latch unit 3 becomes a low state when the output voltage A0 of the operational amplifier OP-AMP1 is equal to or lower than the low reference voltage Vb as shown in FIG. The output unit 7 is turned off regardless of the signal output from the main control unit 5.
이때, 전원 공급부(4)에서는 연산 증폭기(OP-AMP1)로 전원(Vcc)을 공급하게 된다.At this time, the power supply unit 4 supplies the power supply Vcc to the operational amplifier OP-AMP1.
또한, 래치부(3)의 출력이 하이 상태로 정상 동작을 하는 경우에도 모터(1)에 흐르는 전류가 일정치 이상일 경우 저항(R1)의 전압을 적분하여 연산 증폭기(OP-AMP1)의 출력 전압이 바뀌게 되어 메인 제어부(5)로부터 출력되는 신호에 관계없이 출력부(7)를 오프시킨다.In addition, even when the output of the latch unit 3 is operated in a high state, when the current flowing in the motor 1 is greater than or equal to a predetermined value, the voltage of the resistor R1 is integrated to output the output voltage of the operational amplifier OP-AMP1. Is changed so that the output unit 7 is turned off regardless of the signal output from the main control unit 5.
그런데, 제2도(a)에 도시한 바와 같이 전원 공급부(4)가 온(ON)되어 연산 증폭기(OP-AMP1)로 전원(Vcc)를 공급하게 되면 제2도(b)에 도시한 바와 같이 저항(R2)과 캐패시터(C1)의 시상수에 의한 충전 시간(Charge Time), 즉 온 지연시간(On Delay Time)이 지난후 연산 증폭기(OP-AMP1)의 출력 전압(A0)이 하이 기준 전압(Va) 이상이 되어 출력부(7)가 메인 제어부(5)로부터 출력되는 신호에 따라 제어를 받는 상태가 된다.However, when the power supply unit 4 is turned on to supply the power supply Vcc to the operational amplifier OP-AMP1 as shown in FIG. Similarly, after the charge time due to the time constant of the resistor R2 and the capacitor C1, that is, the on delay time, the output voltage A0 of the operational amplifier OP-AMP1 becomes a high reference voltage. It becomes above (Va), and the output part 7 will be in the state which is controlled by the signal output from the main control part 5.
또한, 제2도(a)에 도시한 바와 같이 전원 공급부(4)가 오프(OFF)되어 연산 증폭기(OP-AMP1)로의 전원(Vcc)공급이 중단되면 제2도(b)에 도시한 바와 같이 저항(R2)과 캐패시터(C1)의 시상수에 의한 방전 시간(Discharge Time), 즉 오프 지연 시간(Off Delay Time)이 지난후 연산 증폭기(OP-AMP1)의 출력 전압(A0)이 로우 기준 전압(Vb) 이하로 되어 출력부(7)가 오프된다.As shown in FIG. 2A, when the power supply unit 4 is turned off and the supply of power Vcc to the operational amplifier OP-AMP1 is stopped, as shown in FIG. Similarly, after the discharge time due to the time constant of the resistor R2 and the capacitor C1, that is, the off delay time, the output voltage A0 of the operational amplifier OP-AMP1 becomes low. It becomes below (Vb) and the output part 7 is turned off.
따라서 종래의 적분기를 이용한 시스템은 공급 전원의 온/오프시에 저항 및 캐패시터에 의한 불필요한 지연 시간이 발생하는 문제점이 있었다.Therefore, the system using the conventional integrator has a problem that unnecessary delay time caused by the resistor and the capacitor occurs when the power supply on / off.
상기 문제점을 개선하기 위한 본 발명은 공급 전원의 온/오프시 불필요한 지연 시간을 최소화하여 시스템의 응답 속도를 높이기 위한 적분기를 이용한 온/오프 지연 시간 제거 시스템을 제공함에 그 목적이 있다.An object of the present invention to improve the above problems is to provide an on / off delay time removal system using an integrator to increase the response speed of the system by minimizing unnecessary delay time when the power supply on / off.
상기 목적을 달성하기 위해 본 발명은 모터에 흐르는 전류에 따라 적분하는 적분기, 및 외부로부터 입력되는 입력 신호에 따라 상기 적분기로 전원을 공급하는 전원 공급부를 포함하여 구성되는 적분기를 이용한 온/오프 지연 시간 제거 시스템에 있어서, 상기 적분기의 입력단 및 출력단과 접지에 연결되고 상기 전원 공급부로부터 출력되는 전원에 따라 제어되어 상기 전원 공급부로부터 출력되는 전원의 온/오프에 의해 발생되는 상기 적분기의 온/오프 지연 시간을 감소시키는 스위칭부를 더 포함하여 구성되는 것을 특징으로 한다.In order to achieve the above object, the present invention provides an on / off delay time using an integrator comprising an integrator integrated according to a current flowing in a motor, and a power supply unit supplying power to the integrator according to an input signal input from the outside. A removal system comprising: an on / off delay time of the integrator, which is connected to the input and output terminals of the integrator and grounded and is controlled according to the power output from the power supply and is generated by on / off of power output from the power supply. It characterized in that it further comprises a switching unit for reducing the.
이하 첨부한 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
본 발명에 의한 적분기를 이용한 온/오프 지연 시간 제거 시스템은 3도에 도시한 바와 같이 종래의적분기를 이용한 시스템에 스위칭부(18)를 더 부가하여 구성된다.The on / off delay time elimination system using the integrator according to the present invention is configured by further adding a switching unit 18 to the system using the conventional integrator as shown in FIG.
즉, 본 발명에 의한 적분기를 이용한 온/오프 지연 시간 제거 시스템은 제3도에 도시한 바와 같이 적분기(12), 래치부(13), 전원 공급부(14), 메인 제어부(15), 앤드 게이트(16), 출력부(17), 및 스위칭부(18)로 구성된다.That is, in the on / off delay time removal system using the integrator according to the present invention, the integrator 12, the latch unit 13, the power supply unit 14, the main control unit 15, and gate as shown in FIG. 16, the output unit 17, and the switching unit 18.
적분기(12)는 모터(11)에 흐르는 전류에 따라 적분하는 것으로, 종래의 적분기를 이용한 시스템의 적분기(2)와 동일하게 구성된다.The integrator 12 integrates according to the current flowing in the motor 11, and is configured in the same manner as the integrator 2 of the system using the conventional integrator.
즉, 적분기(12)는 모터(11)에 일단이 연결되고 접지에 타단이 연결된 저항(R11), 저항(R11)의 일단에 일단이 연결되고 스위칭부(18)에 타단이 연결된 저항(R12), 저항(R12)의 타단과 스위칭부(18)에 (+)입력단이 연결되고 (-)입력단으로 기준 전압(Vref)이 인가되고 스위칭부(18)와 래치부(13)에 출력단이 연결된 연산 증폭기(OP-AMP11), 및 상기 연산 증폭기(OP-AMP11)의 출력단과 (+)입력단에 연결된 캐패시터(C11)로 구성된다.That is, the integrator 12 has a resistor R11 having one end connected to the motor 11 and the other end connected to the ground, and a resistor R12 having one end connected to one end of the resistor R11 and the other end connected to the switching unit 18. In operation, the other end of the resistor R12 and the switching unit 18 are connected to the positive input terminal, the reference voltage Vref is applied to the negative input terminal, and the output terminal is connected to the switching unit 18 and the latch unit 13. An amplifier OP-AMP11 and a capacitor C11 connected to an output terminal and a positive input terminal of the operational amplifier OP-AMP11.
래치부(13)는 적분기(12)의 출력을 래치하고, 메인 제어부(15)는 외부로부터 입력되는 입력신호(IN)에 따라 제어 신호를 출력하고, 앤드 게이트(16)는 래치부(13)와 메인 제어부(15)의 출력을 논리곱하고, 출력부(17)는 앤드 게이트(16)의 출력에 따라 온/오프된다.The latch unit 13 latches the output of the integrator 12, the main control unit 15 outputs a control signal in accordance with an input signal IN input from the outside, and the AND gate 16 receives the latch unit 13. And the output of the main control unit 15 are ANDed, and the output unit 17 is turned on / off in accordance with the output of the AND gate 16.
전원 공급부(15)는 외부로부터 입력되는 입력 신호(IN)에 따라 적분기(12)로 전원(Vcc)을 공급한다.The power supply unit 15 supplies power Vcc to the integrator 12 according to an input signal IN input from the outside.
스위칭부(18)는 적분기(12)의 입력단 및 출력단과 접지에 연결되고 전원 공급부(14)로부터 출력되는 전원에 따라 제어되어 전원 공급부(14)로부터 출력되는 전원의 온/오프에 의해 발생되는 적분기(12)의 온/오프 지연 시간을 감소시키는 것으로, 연산 증폭기(OP-AMP11)의 (+)입력단과 접지에 연결되고 전원 공급부(14)로부터 출력되는 전원에 따라 온/오프되는 스위치(SW1). 전원 공급부(14)로부터 출력되는 전원을 반전시키는 인버터(19), 및 연산 증폭기(OP-AMP11)의 출력단과 접지에 연결되고 인버터(19)의 출력에 따라 온/오프되는 스위치(SW2)로 구성된다.The switching unit 18 is connected to the input terminal and the output terminal of the integrator 12 and the ground and is controlled according to the power output from the power supply unit 14 and is generated by the on / off of the power output from the power supply unit 14. A switch SW1 connected to the (+) input terminal and the ground of the operational amplifier OP-AMP11 and turned on / off according to the power output from the power supply unit 14 by reducing the on / off delay time of (12). . An inverter 19 for inverting the power output from the power supply unit 14 and a switch SW2 connected to the output terminal of the operational amplifier OP-AMP11 and ground and on / off according to the output of the inverter 19. do.
이와 같이 구성되는 본 발명에 의한 적분기를 이용한 온/오프 지연 시간 제거 시스템의 동작을 제4도(a)(b)(c)를 참조하여 설명한다.The operation of the on / off delay time cancellation system using the integrator according to the present invention configured as described above will be described with reference to FIG. 4 (a) (b) (c).
제4도(a)는 전원 공급부(14)로부터 연산 증폭기(OP-AMP11)로 공급되는 전원(Vcc)의 전압을 나타내고, 제4도(b)는 연산 증폭기(OP-AMP11)의 출력 전압(A0)을 나타내고, 제4도(c)는 스위치(SW1, SW2)의 온/오프 상태를 나타낸다.FIG. 4A shows the voltage of the power supply Vcc supplied from the power supply unit 14 to the operational amplifier OP-AMP11, and FIG. 4B shows the output voltage of the operational amplifier OP-AMP11. A0), and FIG. 4C shows the on / off states of the switches SW1 and SW2.
외부로부터 인가되는 입력 신호(IN)에 의해 전원 공급부(14)가 온되어 제4도(a)에 도시한 바와 같이 전원(Vcc)이 출력되면 제4도(c)에 도시한 바와 같이 스위치(SW1)가 온되어 연산 증폭기(OP-AMP11)의 (+) 입력단이 0V가 되므로 캐패시터(C11)의 충전 시간을 줄여주게 된다. 따라서 온지연 시간없이 연산 증폭기(OP-AMP11)의 출력 전압(A0)이 제4도(b)에 도시한 바와 같이 바로 하이 기준 전압(Va) 이상이 되어 래치부(13)로부터 출력되는 신호는 하이 상태로 된다.When the power supply unit 14 is turned on by the input signal IN applied from the outside and the power supply Vcc is output as shown in FIG. 4 (a), the switch (shown in FIG. SW1) is turned on so that the positive input terminal of the operational amplifier OP-AMP11 becomes 0V, thereby reducing the charging time of the capacitor C11. Therefore, as shown in FIG. 4 (b), the output voltage A0 of the operational amplifier OP-AMP11 becomes immediately higher than the high reference voltage Va without the on delay time, and thus the signal output from the latch unit 13 is It goes high.
따라서 메인 제어부(15)로부터 출력되는 제어 신호에 따라 출력부(17)는 온/오프 된다.Therefore, the output unit 17 is turned on / off according to the control signal output from the main control unit 15.
또한, 외부로부터 인가되는 입력 신호(IN)에 의해 전원 공급부(14)가 오프되어 제4도(a)에 도시한 바와 같이 전원(Vcc)의 전압이 0V가 되면 제4도(c)에 도시한 바와 같이 스위치(SW2)가 온되어 연산 증폭기(OP-AMP11)의 출력단이 0V가 되므로 캐패시터(C11)의 방전 시간을 줄여주게 된다. 따라서 오프 지연 시간 없이 연산 증폭기(OP-AMP11)의 출력 전압(A0)이 제4도(b)에 도시한 바와 같이 바로 로우 기준 전압(Vb) 이하가 되어 래치부(13)로부터 출력되는 신호는 로우 상태로 된다.In addition, when the voltage of the power supply Vcc becomes 0V as shown in FIG. 4 (a) by turning off the power supply unit 14 by the input signal IN applied from the outside, it is shown in FIG. 4 (c). As described above, since the switch SW2 is turned on and the output terminal of the operational amplifier OP-AMP11 becomes 0V, the discharge time of the capacitor C11 is reduced. Therefore, as shown in FIG. 4 (b), the output voltage A0 of the operational amplifier OP-AMP11 is directly below the low reference voltage Vb without the off delay time, and thus the signal output from the latch unit 13 is It goes low.
따라서 메인 제어부(15)로부터 출력되는 제어 신호에 관계없이 출력부(17)는 오프된다.Therefore, the output unit 17 is turned off regardless of the control signal output from the main control unit 15.
이상에서 설명한 바와 같이 본 발명은 적분기로 공급되는 전원에 따라 제어되는 2개의 스위치를 이용하여 전원 온/오프시 발생되는 불필요한 온/오프 지연 시간을 최소화하여 시스템의 응답 속도를 높이는 효과가 있다.As described above, the present invention has an effect of minimizing unnecessary on / off delay time generated when power is turned on / off using two switches controlled according to power supplied to an integrator, thereby increasing the response speed of the system.
Claims (2)
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