KR0166153B1 - Error position detecting circuit of error correction system - Google Patents
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Abstract
[청구 범위에 기재된 발명이 속한 기술 분야][Technical field to which the invention described in the claims belongs]
에러 정정 시스템에서 에러가 발생한 위치를 검색 회로에 관한 것이다.The error correction system relates to a search circuit for a location where an error occurs.
[발명이 해결하고자 하는 기술적 과제][Technical Problem to Solve]
순차적으로 저장된 버퍼에서 데이타를 별도의 제어없이 순차적으로 읽어내면서 에러 위치 검색을 동시에 수행할 수 있는 에러 위치 검색 회로를 제공한다.The present invention provides an error position search circuit that can simultaneously perform an error position search while sequentially reading data from a sequentially stored buffer without additional control.
[발명의 해결 방법의 요지][Summary of the solution of the invention]
코드워드 다항식의 높은 차항의 데이타부터 입력되어 정정된 후 높은 차항의 데이타부터 출력되는 에러정정 시스템의 에러위치 검색 회로에 있어서, 에러위치 검색을 높은 차항부터 순서대로 내림차순으로 수행하는 다수의 블럭 수단들과, 상기 블럭 수단들의 출력을 총합하는 가산 수단을 구비한다.An error position search circuit of an error correction system that inputs and corrects data from a higher order term of a codeword polynomial and then outputs data from a higher order term, wherein a plurality of block means for performing an error position search in descending order from a higher order term And addition means for adding up the outputs of the block means.
[발명의 중요한 용도][Important Uses of the Invention]
에러 정정 시스템에서 에러 위치 검색에 이용한다.Used for error location search in error correction system.
Description
제1도는 통상적인 에러 정정 시스템의 블럭 구성도.1 is a block diagram of a conventional error correction system.
제2도는 통상정인 에러 위치 검색 회로도.2 is a normal error position search circuit diagram.
제3도는 제2도 중 종래의 σ(i)블럭의 상세 회로도.3 is a detailed circuit diagram of a conventional sigma (i) block in FIG.
제4도는 본 발명에 따른 σ(ℓ)블럭의 상세 회로도.4 is a detailed circuit diagram of a sigma (L) block according to the present invention.
본 발명은 에러 정정 시스템에 관한 것으로, 특히 에러 정정할 데이타를 버퍼에 순차적으로 저장해 두었다가 차례대로 읽어내어 순서대로 정정할 수 있도록 에러 위치를 검색하는 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an error correction system, and more particularly, to a circuit for searching for an error position so that data to be corrected in error can be stored in a buffer sequentially, read out in order, and corrected in order.
일반적으로 에러를 정정하는 과정은 다음과 같다. 첫번째로 신드롬을 계산한다. 두번째로 에러 위치 다항식을 구한다. 세번째로 에러 위치수를 구한다. 네번째로 에러 위치에 대한 에러값을 계산한다. 다섯번째로 에러 위치의 에러를 정정한다.In general, the error correction process is as follows. First, calculate the syndrome. Second, find the error-position polynomial. Third, find the number of error positions. Fourth, calculate the error value for the error location. Fifth, correct the error at the error position.
제1도는 상기와 같은 과정에 의해 에러를 정정하는 에러 정정 시스템의 블럭 구성도를 보인 것으로, 상기한 세번째와 네번째의 과정을 동시에 수행하는 경우의 구성이다. 제1도의 에러 정정 시스템에 입력되는 입력 데이타 DTI 즉, 정정할 코드 워드(code word) R(x)를 하기 (1)식과 같다고 하면, 입력 데이타 DTI는 Rn-1, Rn-2, …, R0순으로 신드롬(syndrome) 계산 회로(100)와 데이타 버퍼(108)에 공통으로 입력되어, 신드롬 계산 회로(100)에 의해 순차적으로 신드롬이 계산되는 동시에 데이타 버퍼(108)에 순차로 저장된다.FIG. 1 is a block diagram of an error correction system for correcting an error by the above process, which is a case where the third and fourth processes described above are performed simultaneously. If the input data DTI input to the error correction system of FIG. 1, that is, the code word R (x) to be corrected is represented by the following equation (1), the input data DTI is R n-1 , R n-2 ,. , Which are commonly input to the syndrome calculation circuit 100 and the data buffer 108 in the order of R 0 , and the syndromes are sequentially calculated by the syndrome calculation circuit 100 and sequentially stored in the data buffer 108. do.
그러면 에러 위치 다항식 계산 회로(102)는 신드롬 계산 회로(100)에 의해 계산된 신드롬으로부터 에러 위치 다항식을 계산하게 되며, 그동안 데이타 버퍼(108)에 저장된 데이타는 순차로 쉬프트된다. 이후 에러 위치 검색 및 에러값 계산 회로(104)에 의해 에러 위치 다항식으로부터 에러 위치수가 검색되는 동시에 에러값이 계산되어 각각 에러 위치 신호 ELOK와 에러값 EVL로서 출력된다. 상기 에러 위치 신호 ELOK는 현재 계산하는 αi위치에 에러가 발생했을 때 하이로 출력되며, 에러값 EVL은 현재 계산된 에러값이 출력된다. 이때 데이타 버퍼(108)에서는 현재의 데이타 Ri가 출력된다. 만일 에러가 현재 계산 시간에 발생했다고 하면 즉, 에러 위치 신호 ELOK가 하이로 출력되었다고 하면, 앤드(AND) 게이트(106)를 통해 에러값 EVL이 출력되어 데이타 버퍼(108)의 출력 Ri와 가산기(110)에서 가산됨으로써 에러값이 정정된 데이타가 출력 데이타 DTO로 출력된다. 상기와 같은 동작이 i=n-1, n-2, …, 0에 대해서도 차례대로 반복된다.The error position polynomial calculation circuit 102 then calculates the error position polynomial from the syndrome calculated by the syndrome calculation circuit 100, during which the data stored in the data buffer 108 is sequentially shifted. Thereafter, the error position search and error value calculation circuit 104 retrieves the error position number from the error position polynomial, and at the same time, the error value is calculated and output as the error position signal ELOK and the error value EVL, respectively. The error position signal ELOK is output high when an error occurs at the α i position currently being calculated, and the error value EVL is outputted at the current calculated error value. Note that, in the data buffer 108 is output to the current data R i. If an error has occurred at the current calculation time, that is, if the error position signal ELOK is output high, then the error value EVL is output through the AND gate 106 to add the output R i and the adder of the data buffer 108. The data corrected by the error value by the addition at 110 is output to the output data DTO. The above operation is i = n-1, n-2,... , 0 is repeated in order.
따라서 에러 위치를 검색하여 검색된 위치에 데이타에 대한 에러 정정이 이루어지게 된다.Therefore, the error location is searched and error correction is performed on the data at the searched location.
상기한 바와 같이 에러 정정 시스템에 있어서 정확한 에러 정정을 위해서는 에러 위치를 정확하게 검색하는 것이 선행되어야만 한다.As described above, in order to accurately correct an error in the error correction system, searching for an error position must be preceded.
이를 위하여 종래에는 제2도에 도시한 바와 같은 치엔 검색(Chien search) 회로로서 에러 위치를 검색하여 왔다. 제2도에서 INIT는 초기화 신호이고, σ1, σ2, …, σv는 σ(x)의 계수이며, 가산기(210)는 갈로이스 필드(Galois field) GF(2m)에서의 가산기로서 σ(ℓ)블럭(200~208)의 각 출력을 더하여 총합 신호 SUM을 출력한다.For this purpose, the error location has been conventionally searched by a Chien search circuit as shown in FIG. In FIG. 2, INIT is an initialization signal, and σ 1 , σ 2 ,... , σ v is a coefficient of σ (x), and the adder 210 is an adder in the Galois field GF (2 m ), and adds each output of the σ (L) blocks 200 to 208 to sum the signals. Output SUM.
상기 σ(ℓ)블럭(200~208)은 제3도에 도시한 바와 같이 m비트의 멀티플렉서(300)와, m비트의 래치 회로(302)와, 갈로이스 필드 GF(2m)에서의 상수 α-i곱셈기(304)로 구성된다. 제3도에서 0≤i≤n-1이고, n은 코드 워드의 길이이며, α는 GF(2m)의 원시원이며, m은 자연수이다. 이제 v개의 α-i를 근으로 갖는 다항식을 σ(x)라고 하면, 다항식 σ(x)는 하기 (2)식과 같이 된다.The sigma (L) blocks 200 to 208 are constants in the m-bit multiplexer 300, the m-bit latch circuit 302, and the gallois field GF (2 m ), as shown in FIG. α- i multiplier 304. In FIG. 3, 0 ≦ i ≦ n−1, n is the length of the code word, α is the source of GF (2 m ), and m is a natural number. If a polynomial having v α -i as the root is σ (x), then the polynomial σ (x) is expressed by the following expression (2).
상기 (2) 식에서 0≤iℓ≤n-1이고, σ0은 1이다.In the formula (2), 0 ≦ iℓ ≦ n−1, and σ 0 is 1.
상기한 제3도의 회로는 σ(α-1)(이때 0≤i≤n-1임.)가 영인지를 검사하여 α-i가 σ(x)의 근인지를 알아내는 회로이다. 만일 α-1가 σ(x)의 근이라면, 즉, αi위치에 에러가 발생하였다면, σ(α-i)는 하기 (3)식과 같이 되어야 한다.The circuit of FIG. 3 is a circuit that checks whether? (Α −1 ) (where 0 ≦ i ≦ n−1) is zero to determine whether α −i is the root of σ (x). If α −1 is the root of σ (x), that is, if an error occurs at the α i position, σ (α −i ) should be as shown in the following equation (3).
상기 (3)식의 각항을 살펴보면 σ(x)의 계수 σℓ과 α-ℓ의 i거듭 제곱으로 되어 있어 i=0일 때부터 시작하여 α-ℓ을 계속 곱해주면 σℓ(α-ℓ)i를 계산할 수 있음을 알 수 있다. 여기서 σ(α-i)가 상기한 제2도에서의 총합 신호 SUM에 해당하고, σℓ(α-ℓ)i가 σ(ℓ)블럭에 해당한다.The expression (3) Looking at gakhang σ (x) coefficient σ and α ℓ i of -ℓ again there is the square i = 0, the start to continue σ ℓ (α -ℓ) haejumyeon multiplying the α -ℓ from the time of the It can be seen that i can be calculated. Where σ (α − i ) corresponds to the sum signal SUM in FIG. 2 and σ ℓ (α − ℓ ) i corresponds to the σ (ℓ) block.
따라서 초기화 신호 INIT가 i=0일 때를 계산하기 위해 초기화된 후 반복됨에 따라 α-0(=1), α-1, α-2, …, α-(n-1)의 에러 위치에 대해 차례대로 σ(α-i)가 근인지를 판별한다.Thus, as it is initialized and repeated to calculate when the initialization signal INIT is i = 0, α −0 (= 1), α −1 , α −2 ,... and? (α -i ) is determined in order with respect to the error position of α- (n-1) .
만일 α-i가 근이라면 입력 데이타 DTI의 i번째에서 에러가 발생했음을 의미한다. 그런데 신드롬을 계산할 때 에러 정정의 초기 단계는 코드 워드의 α(n-1)위치, 즉, 그때의 코드 워드 C(x)를 하기 (4)식과 같다고 하면, Cn-1데이타로부터 에러 정정 시스템에 입력되는 것이 신드롬 계산 회로(100)를 간략화할 수 있다.If α −i is near, it means that an error occurred in the i th of the input data DTI. However, if the initial step of error correction when calculating the syndrome is the α (n-1) position of the code word, that is, the code word C (x) at that time is as shown in the following equation (4), the error correction system from the C n-1 data. Input to may simplify the syndrome calculation circuit 100.
따라서 데이타 버퍼(108)에 차례대로 αn-1, αn-2, …, α0위치에 해당하는 데이타 순으로 저장되게 된다.Thus, the data buffer 108 in turn has alpha n-1 , alpha n-2 ,... In this case, the data is stored in the order of the data corresponding to the α 0 position.
그러나 상술한 종래의 에러 위치 검색 회로는 에러 위치를 α0, α1, …, αn-1순으로 검색함으로써 부가적인 회로를 추가하여 버퍼의 제어를 변경함으로써 데이타의 순서를 바꾸어 정정하거나 에러 위치 검색 후 에러를 정정하여야만 하는 단점이 있었다.However, the above-described conventional error position search circuit sets the error positions in α 0 , α 1 ,. In other words, by searching for the order of n n-1 , an additional circuit is added to change the control of the buffer, thereby changing the order of the data to be corrected, or correcting the error after the error position search.
따라서 본 발명의 목적은 순차적으로 저장된 버퍼에서 데이타를 별도의 제어 없이 순차적으로 읽어내면서 에러 위치 검색을 동시에 수행할 수 있는 에러 위치 검색 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide an error position search circuit that can simultaneously perform an error position search while sequentially reading data from a sequentially stored buffer without additional control.
상기한 목적을 달성하기 위한 본 발명은 에러 위치 검색을 높은 차항부터 순서대로 내림차순으로 수행하는 다수의 블럭 수단들과, 블럭 수단들의 출력을 총합하는 가산 수단을 구비하는 것을 특징으로 한다.The present invention for achieving the above object is characterized in that it comprises a plurality of block means for performing the error position search in descending order from high order terms, and adding means for summing the output of the block means.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
본 발명에 따른 에러 위치 검색 회로는 전술한 제2도와 같은 에러 위치 검색 회로에 있어 제4도와 같이 σ(ℓ)블럭을 구성한다. 곱셈기(400)는 전술한 제1도의 에러 위치 다항식 계산 회로(102)에 의해 계산된 에러 위치 다항식의 계수를 입력하여 GF(2m)의 상수 α-ℓ(n-1)와 곱한다. 멀티플렉서(402)는 m비트 2입력 멀티플렉서로서 전술한 제2도의 해당 σ(ℓ)블럭의 출력과 곱셈기(400)의 출력 중 하나를 선택한다. 래치 회로(404)는 m비트 D플립플롭으로서 멀티플렉서(402)의 출력을 래치한다. 곱셈기(406)는 래치 회로(404)의 출력에 대해 GF(2m)의 상수 αℓ를 곱한다. 그리고 σℓ는 에러 위치 다항식 σ(x)의 계수이고, INIT는 초기화 신호이며, σ(ℓ0)는 σ(ℓ)블럭의 출력 신호이다.The error position search circuit according to the present invention constitutes a sigma (L) block as shown in FIG. 4 in the error position search circuit as shown in FIG. The multiplier 400 inputs the coefficient of the error position polynomial calculated by the error position polynomial calculation circuit 102 of FIG. 1 described above, and multiplies it by the constant α −1 (n−1) of GF (2 m ). The multiplexer 402 selects one of the outputs of the multiplier 400 and the output of the corresponding sigma (L) block of FIG. 2 as the m-bit two-input multiplexer. The latch circuit 404 latches the output of the multiplexer 402 as an m-bit D flip-flop. Multiplier 406 multiplies the output of latch circuit 404 by the constant α 1 of GF (2 m ). And σ ℓ is a coefficient of the error locator polynomial σ (x), INIT is an initialization signal, σ (ℓ0) is an output signal of the σ (ℓ) block.
우선 본 발명에 따른 σ(ℓ)블럭의 구성 원리를 살펴보AUS 다음과 같다. 먼저 하기 (5)식과 같은 에러 위치 다항식에서 하기 (6)식을 얻어낼 수 있다.First, the construction principle of the sigma (L) block according to the present invention will be described. First, the following Equation (6) can be obtained from an error position polynomial such as the following Equation (5).
상기 (6)식의 우변에 대해 σ0을 제외한 각 ℓ번째 항에 (α-i)n-1을 곱하고 α-i대신 αi을 대입해 다시 쓰면, 하기 (7)식과 같이 된다.Multiplies the (α -i) n-1-th, wherein each of ℓ, except for σ 0 for the right hand side of (6) to write equation Substituting α -i, instead α i again, and as to the expression (7).
상기 (7)식은 i=0, 1, …, n-2, n-1의 순으로 α-(n-1), α-(n-2), …, α1, α0순으로 근인지 아닌지를 검색하도록 변형된 식이다.Equation (7) is i = 0, 1,... , n-2, n-1 in order α- (n-1) , α- (n-2) ,... , α 1 , α 0 , modified to search for roots or not.
상기 (7)식에서 ℓ번째 항을 살펴보면 σℓ(α-ℓ)n-1(α-ℓ)i로서, 초기화시 초기화 신호 INIT를 하이로 하여 입력되는 σℓ과 상수 (α-ℓ)n-1을 곱셈기(400)에 의해 곱하여 멀티플렉서(402)를 통해 래치 회로(404)에 래치한 후, i가 0, 1, …, n-1일 때 각각 (α-ℓ)i만큼 곱해져서 각각의 i에 대해 σℓ(α-ℓ)n-1(αℓ)i를 계산하게 되는 것이다. 여기서 i는 클럭의 반복수, 즉 피드백되어 래치되는 수이다.Looking at the l-th term in Equation (7), σ ℓ (α -ℓ ) n-1 (α -ℓ ) i , σ ℓ and constant (α -ℓ ) n- inputted with the initialization signal INIT high during initialization. After multiplying 1 by the multiplier 400 and latching it in the latch circuit 404 through the multiplexer 402, i is equal to 0, 1,... , N-1 which will be when the calculation of σ ℓ (α -ℓ) n- 1 (α ℓ) i for each of i multiplied by i, respectively (α -ℓ). Where i is the number of iterations of the clock, that is, the number that is fed back and latched.
상기 (7)식의 ℓ번째 항을 다시 써보면, 하기 (8)식과 같이 된다.Rewriting the l-th term of the above (7), the following formula (8) is obtained.
이에 따라 상기 (7)식은 하기 (9)식으로 다시 쓸 수 있다.Accordingly, the equation (7) can be rewritten as the following equation (9).
결국 i=0일 때는 σ(α-(n-1))를, i=1일 때는 σ(α-(n-2))를, ℓ일 때는 σ(α-n-t-1)을 계산하게 되어 에러 위치수 αn-1, αn-2, αn-3, …, α1, α0위치에 에러가 발생했는지를 검색하는 회로가 되는 것이다. 여기서 근이 α-i이라고 하는 것은 에러 위치 αi에 에러가 발생한 것을 의미하며, 다항식 표현에서는 i번째 항에 에러가 발생한 것을 의미한다.After i = 0 it indicates σ (α - (n-1 )) for, when the σ i = 1 - a (α (n-2)) , when the ℓ is calculated for σ (α -nt-1) Number of error positions α n-1 , α n-2 , α n-3 ,. and a circuit for searching for an error in the positions α 1 and α 0 . Here means that the muscle is α -i is called an error occurs in the i-th, wherein the means that an error occurred in the error location α i, the polynomial expression.
상기한 바와 같이 본 발명에 따른 에러 위치 검색 회로는 전술한 제2도와 같은 에러 위치 검색 회로에 있어 제4도와 같이 σ(ℓ)블럭을 구성함으로서 전술한 제1도의 에러 위치 다항식 계산 회로(102)에 의해 계산된 에러 위치 다항식의 계수를 입력받아 α-i(i=n-1, n-2, …, 1, 0)에 대해 차례대로 에러 위치 다항식의 근인지를 조사하여 에러 위치 αi(i=n-1, n-2, …, 1, 0)에 대해 차례대로 에러가 발생했는지를 검색하는 것이다.As described above, the error position search circuit according to the present invention constitutes the? (L) block as shown in FIG. 4 in the error position search circuit as shown in FIG. Inputs the coefficients of the error location polynomial calculated by and checks the root of the error location polynomial for α -i (i = n-1, n-2, ..., 1, 0) in order and checks the error location α i ( i = n-1, n-2, ..., 1, 0) in order to find out whether an error occurred.
상술한 바와 같이 본 발명은 순차적으로 저장된 버퍼에서 데이타를 별도의 제어 없이 순차적으로 읽어내면서 에러 위치 검색을 동시에 수행함으로써 부가적인 회로를 추가하여 데이타의 순서를 바꾸어 정정하거나 에러 위치 검색 후 에러를 정정할 필요가 없는 잇점이 있다.As described above, according to the present invention, an error position search is simultaneously performed while sequentially reading data from a sequentially stored buffer without additional control, thereby adding an additional circuit to change the order of the data and correcting the error, or correcting an error after the error position search. There is an advantage that is not necessary.
Claims (1)
Priority Applications (1)
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|---|---|---|---|
| KR1019950010177A KR0166153B1 (en) | 1995-04-27 | 1995-04-27 | Error position detecting circuit of error correction system |
Applications Claiming Priority (1)
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| KR1019950010177A KR0166153B1 (en) | 1995-04-27 | 1995-04-27 | Error position detecting circuit of error correction system |
Publications (2)
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| KR960038610A KR960038610A (en) | 1996-11-21 |
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Family
ID=19413151
Family Applications (1)
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|---|---|---|---|
| KR1019950010177A KR0166153B1 (en) | 1995-04-27 | 1995-04-27 | Error position detecting circuit of error correction system |
Country Status (1)
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1995
- 1995-04-27 KR KR1019950010177A patent/KR0166153B1/en not_active IP Right Cessation
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Legal Events
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Payment date: 20050830 Year of fee payment: 8 |
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| LAPS | Lapse due to unpaid annual fee |