KR0165502B1 - Method for forming contact hole of a semiconductor device - Google Patents
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Abstract
반도체소자의 접촉창 형성방법에 관하여 기재되어 있다. 이는 반도체기판 상에 형성되고 그 두께가 전체적으로 균일하지 않은 층간절연층에 접촉창들을 형성하는데 있어서, 접촉창 형성을 위해 진행되는 소정의 식각공정에 대해, 상기 반도체기판의 식각율을 1로 했을때, 상기 층간절연층의 식각율은 20이상이 되도록 식각조건을 조절하는 것을 특징으로 한다. 따라서, 그 두께가 부분적으로 달라지는 층간절연층에 여러개의 접촉창들을 형성하는 경우에 발생하는 반도체기판의 손상 정도를 크게 저하시킬 수 있어, 이로 인해 발생하는 접촉 저항의 증가 문제 및 접촉 실패의 문제를 해결할 수 있다.A method for forming a contact window of a semiconductor device is described. In forming contact windows in an interlayer insulating layer formed on a semiconductor substrate and not entirely uniform in thickness, the etching rate of the semiconductor substrate is set to 1 for a predetermined etching process performed for forming the contact window. The etching rate of the interlayer dielectric layer is adjusted to be 20 or more. Therefore, it is possible to greatly reduce the degree of damage of the semiconductor substrate generated when forming several contact windows in the interlayer insulating layer whose thickness is partially different, thereby increasing the contact resistance and the problem of contact failure. I can solve it.
Description
제1도 및 제2도는 서로 다른 두께의 층간절연층에 접촉창을 형성하는 것을 도시한 단면도들이다.1 and 2 are cross-sectional views illustrating the formation of contact windows in interlayer insulating layers having different thicknesses.
제3도는 정션 깊이 (junction depth)가 깊은 불순물영역이 형성되어 있는 반도체깊판 상에 형성된 접촉창을 도시한 단면도이다.3 is a cross-sectional view illustrating a contact window formed on a semiconductor deep plate in which an impurity region having a deep junction depth is formed.
제4a도 및 제4b도는 정션 깊이가 얕은 불순물영역이 형성되어 있는 반도체기판 및 SOI (Silicon On Insulator) 구조 상에 형성된 접촉창을 각각 도시한 단면도들이다.4A and 4B are cross-sectional views illustrating contact windows formed on a semiconductor substrate and a silicon on insulator (SOI) structure in which impurity regions having shallow junction depths are formed, respectively.
제5a도 및 제5b도는 정션 깊이가 얕은 불순물영역이 형성되어 있는 반도체기판 및 SOI 구조 상에 형성된 접촉창을 각각 도시한 단면도들로서, 본 발명의 일실시예에 의한 것이다.5A and 5B are cross-sectional views showing contact windows formed on a semiconductor substrate and an SOI structure in which impurity regions having shallow junction depths are formed, and according to an embodiment of the present invention.
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 접촉창 형성시 반도체기판의 손상을 최소화하는 반도체소자의 접촉창 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a contact window of a semiconductor device to minimize damage to a semiconductor substrate when forming a contact window.
반도체기판과 도전층을 접속시키기 위한 접촉창은 반도체기판 상에 형성된 층간절연층을 부분적으로 식각함으로써 반도체기판의 표면 일부를 노출시키는 것에 의해 형성된다.The contact window for connecting the semiconductor substrate and the conductive layer is formed by partially etching the interlayer insulating layer formed on the semiconductor substrate to expose a portion of the surface of the semiconductor substrate.
반도체소자의 종류 및 기능이 다양화됨에 따라 소자 제조를 위한 공정은 점점 복잡해지고 난이해지고 있다. 특히 접촉창 형성에 있어서는, 그 두께가 부분적으로 달라지는 층간절연층에 여러개의 접촉창들을 동시에 형성하는 공정이 요구되고 있다.As the types and functions of semiconductor devices are diversified, the process for manufacturing devices is becoming more complicated and difficult. In particular, in forming contact windows, a process of simultaneously forming a plurality of contact windows in an interlayer insulating layer whose thickness is partially different is required.
제1도 및 제2도는 그 두께가 부부적으로 달라지는 층간절연층에 접촉창을 형성하는 것을 도시한 단면도들이다.1 and 2 are cross-sectional views showing the formation of a contact window in an interlayer insulating layer whose thickness varies slightly.
제1도a, b 및 c는 반도체기판(10) 상에 게이트전극과 같은 제1도전층(12)과 비트라인과 같은 제2 도전층(14)을 형성한 후, 결과물 전면에 층간절연층(16)을 도포하고, 이어서 접촉창 형성을 위한 포토레지스트 패턴(18)을 형성한 후의 단면도들이다.1, a, b, and c form the first conductive layer 12, such as a gate electrode, and the second conductive layer 14, such as a bit line, on the semiconductor substrate 10, and then the interlayer insulating layer on the entire surface of the resultant. (16) are sectional views after apply | coating and then forming the photoresist pattern 18 for contact window formation.
이때, 제1도a는 도전층이 형성되어 있지 않은 영역에서의 단면도를, 제1도b는 제1 도전층(12)만이 형성되어 있는 영역에서의 단면도를, 그리고 제1도c는 제1 도전층(12) 및 제2 도전층(14)이 형성되어 있는 영역에서의 단면도를 나타내고, 포토레지스트 패턴(18)은 반도체기판(10)을 표면으로 노출시키는 접촉창 형성을 위한 것이다.1 is a cross-sectional view in an area where no conductive layer is formed, FIG. 1 is a cross-sectional view in an area where only the first conductive layer 12 is formed, and FIG. The cross-sectional view in the region where the conductive layer 12 and the second conductive layer 14 are formed is shown, and the photoresist pattern 18 is for forming a contact window for exposing the semiconductor substrate 10 to the surface.
상기 제1도에 의하면, 통상, 반도체기판(10) 상에 형성되어 있는 물질층의 두께에 따라 층간절연층(16)의 두께가 달라진다는 것을 알 수 있다. 즉, 층간절연층의 두께는 바도체기판 상에 형성되어 있는 물질층의 두께에 비례한다.Referring to FIG. 1, it can be seen that the thickness of the interlayer insulating layer 16 is usually varied according to the thickness of the material layer formed on the semiconductor substrate 10. That is, the thickness of the interlayer insulating layer is proportional to the thickness of the material layer formed on the bar substrate.
따라서, 반도체기판 상에 도전층이 형성되어 있지 않은 영역에서의 층간절연층의 두께를 t1이라고 하고, 반도체기판 상에 제1 도전층만이 형성되어 있는 영역에서의 층간절연층의 두께를 t2라고 하며, 반도체기판상에 제1 도전층 및 제2 도전층이 형성되어 있는 영역에서의 층간절연층의 두께를 t3 라고 했을 때,Therefore, the thickness of the interlayer insulating layer in a region where no conductive layer is formed on the semiconductor substrate is t1, and the thickness of the interlayer insulating layer in a region where only the first conductive layer is formed on the semiconductor substrate is t2. When the thickness of the interlayer insulating layer in the region where the first conductive layer and the second conductive layer are formed on the semiconductor substrate is t3,
t1 ＜ t2 ＜ t3t1 <t2 <t3
이다.to be.
제2도a, b 및 c는 포토레지스트 패턴 (제1도a, b 및 c의 도면부호 18 참조)을 식각마스크로 한 이방성식각 공정을 행하여 층간절연층(16)에 반도체기판(10)의 표면을 노출시키는 접촉창(1, 2 및 3)을 형성한 후, 포토레지스트 패턴을 제거한 도면들이다.FIGS. 2A, 2B, and 3C show an anisotropic etching process using a photoresist pattern (see reference numeral 18 of FIGS. 1A, 2B, and 3C) as an etch mask to form the semiconductor substrate 10 on the interlayer insulating layer 16. After forming the contact windows 1, 2 and 3 exposing the surface, the photoresist pattern is removed.
접촉창 형성을 위한 식각공정에 있어서, 식각종료점 (end point)은 통상 접촉창이 형성되는 물질층의 하층의 표면이 된다. 즉, 제2도의 경우, 반도체기판(10)의 표면이 식각종료점이 된다. 따라서, 층간절연층의 두께가 서로 다른 영역에 동시에 접촉창들을 형성하는 경우, 층간절연층의 두께에 따라 접촉창의 형성 시기가 달라지는 현상이 발생한다. 통상 층간절연층의 두께가 얇은 곳에서의 접촉창은 층간절연층의 두께가 두꺼운 곳에서의 접촉창 보다 먼저 형성된다.In the etching process for forming the contact window, the end point is usually the surface of the lower layer of the material layer on which the contact window is formed. That is, in FIG. 2, the surface of the semiconductor substrate 10 becomes an etching end point. Therefore, when contact windows are simultaneously formed in regions having different thicknesses of the interlayer insulating layer, a phenomenon in which the contact window is formed may vary depending on the thickness of the interlayer insulating layer. Normally, the contact window in the place where the thickness of the interlayer insulating layer is thin is formed before the contact window in the place where the thickness of the interlayer insulating layer is thick.
제1도a, b 및 c에서 보여지는 것 처럼, 층간절연층(16)은 반도체기판(10) 상에 형성되어 있는 물질층의 두께에 따라 그 두께가 다르게 형성되어 있다. 따라서, 제1도 a의 층간절연츠예 형성되는 접촉창의 형성시기는 제1도c의 층간절연층에 형성되는 접촉창의 형성시기 보다 더 빠르다는 것을 앞서 설명한 바에 의해 분명하게 알 수 있다. 즉, 제2도에 있어서, A의 접촉창(1)은 C의 접촉창(3) 보다 먼저 형성된다.As shown in FIGS. 1A, B, and C, the interlayer insulating layer 16 is formed to have a different thickness depending on the thickness of the material layer formed on the semiconductor substrate 10. Accordingly, it can be clearly seen from the foregoing description that the formation time of the contact window formed in the interlayer insulation layer of FIG. 1A is earlier than the formation time of the contact window formed in the interlayer insulation layer of FIG. That is, in Fig. 2, the contact window 1 of A is formed before the contact window 3 of C.
그 두께가 부분적으로 달라지는 층간절연층에서의 접촉창 형성 공정은, 통상 층간절연층의 두께가 두꺼운 곳을 기준으로 하여 진행된다. 따라서, 층간절연층의 두께가 얇은 곳에서는 접촉창이 완전히 형성된 후에도 식각공정이 계속해서 진행되므로, 이미 형성된 접촉창을 통해 표면으로 토출되는 반도체기판의 표면이 식각공정에 의해 손상되는 경우가 생긴다.The process of forming a contact window in the interlayer insulating layer whose thickness is partially varied is usually performed based on a place where the thickness of the interlayer insulating layer is thick. Therefore, since the etching process continues even after the contact window is completely formed in the thickness of the interlayer insulating layer, the surface of the semiconductor substrate discharged to the surface through the already formed contact window may be damaged by the etching process.
제2도 a, b 및 c를 참조했을 때, A의 접촉창(1)이 완전히 형성된 후에도 식각공정이 진행되기 때문에, A의 접촉창(1)을 통해 표면으로 노출되는 반도체기판(10)의 표면이 A1 깊이만큼 손상된다. B의 층간절연층의 두께는 A의 층간절연층의 두께 보다 더 두껍기 때문에, B의 반도체기판 표면의 손상 깊이 (A2)는 A의 반도체기판 표면의 손상 깊이(A1) 보다 더 적다.Referring to FIGS. 2A, 2B and 3C, since the etching process proceeds even after the contact window 1 of A is completely formed, the semiconductor substrate 10 exposed to the surface through the contact window 1 of A is exposed. The surface is damaged by A1 depth. Since the thickness of the interlayer insulating layer of B is thicker than the thickness of the interlayer insulating layer of A, the damage depth A2 of the surface of the semiconductor substrate of B is smaller than the damage depth A1 of the surface of the semiconductor substrate of A.
따라서, 층간절연층의 두께를 t1, t2 및 t3 라고 하고, 이들 사이에 t1 ＜ t2 ＜ t3의 관계가 성립할 때, 그들 각각에서의 반도체기판의 손상깊이를 나타내는 A1, A2 및 A3는 A1 ＞ A2 ＞A3이 된다.Therefore, when the thickness of the interlayer insulating layer is t1, t2 and t3, and when a relationship of t1 <t2 <t3 is established between them, A1, A2 and A3 representing the damage depth of the semiconductor substrate in each of them are A1> A2> A3.
접촉창 형성시 발생하는 반도체기판의 손상은 반도체소자의 집적도가 증가하고 그 기능이 다양화될 수록 더 큰 문제로 대두대고 있다.The damage of the semiconductor substrate generated during the formation of the contact window is becoming a serious problem as the degree of integration of semiconductor devices increases and its functions are diversified.
제3도는 정션 깊이 (junction depth)가 깊은 불순물영역이 형성되어 있는 반도체기판 상에 형성된 접촉창을 도시한 단면도로서, 반도체소자의 집적도가 높지 않을 때의 접촉창 구조 및 반도체기판의 손상 정도를 도시한다.3 is a cross-sectional view showing a contact window formed on a semiconductor substrate on which an impurity region having a deep junction depth is formed, and shows the contact window structure and the degree of damage of the semiconductor substrate when the integration degree of the semiconductor device is not high. do.
상기 제3도에 있어서, 도면부호 20은 반도체기판을, 22은 반도체기판에 형성된 불순물영역을, 24는 층간절연층을, 4는 층간절연층에 형성된 접촉창을, t1은 불순물영역의 정션 깊이를, 그리고 t2는 접촉창 형성시 반도체기판의 손상깊이를 나타낸다.In FIG. 3, reference numeral 20 denotes a semiconductor substrate, 22 an impurity region formed on the semiconductor substrate, 24 an interlayer insulating layer, 4 a contact window formed on the interlayer insulating layer, and t1 is the junction depth of the impurity region. And t2 represents the damage depth of the semiconductor substrate when the contact window is formed.
반도체소자의 집적도가 낮을 수록 반도체기판에 형성되는 불순물영역의 정션 깊이는 깊어진다. 즉, 불순물영역의 정션깊이는 반도체소자의 집적도가 높을 때 보다 낮을 때 더 깊다.The lower the degree of integration of the semiconductor device, the deeper the junction depth of the impurity region formed in the semiconductor substrate. In other words, the junction depth of the impurity region is deeper when it is lower than when the degree of integration of the semiconductor device is high.
그 두께가 서로 다른 층간절연층에 접촉창들을 형성할 때, 층간절연층의 두께가 상대적으로 얇은 곳에의 반도체기판은 과다식각에 의해 그 표면이 손상되고, 그 손상 정도는 그 두께가 가장 두꺼운 곳에서의 층간절연층과 그 두께가 가장 얇은 곳에서의 층간절연의 두께차에 비례한다.When contact windows are formed in interlayer insulating layers having different thicknesses, the semiconductor substrate in a place where the thickness of the interlayer insulating layer is relatively thin is damaged by overetching, and the degree of damage is the thickest. The interlayer insulation layer at and its thickness is proportional to the thickness difference of the interlayer insulation at the thinnest place.
반도체기판에 형성된 불순물영역과 다른 도전층을 접속시키기 위한 접촉창을 형성할 때, 불순물영역의 정션깊이가 깊을 수록 반도체기판의 손상이 소자의 전기적특성에 미치는 영향은 적어진다. 즉, 접촉창 형성시 발생하는 반도체기판의 손상정도에 비해 불순물영역의 정션깊이가 깊을 경우, 어느 정도의 손상이 발생할지라도 반도체소자의 전기적특성에 영향을 주지 않는다.When the contact window for connecting the impurity region formed on the semiconductor substrate with another conductive layer is formed, the deeper the junction depth of the impurity region is, the less the effect of damage on the semiconductor substrate has on the device's electrical characteristics. That is, when the junction depth of the impurity region is deeper than the damage degree of the semiconductor substrate generated when the contact window is formed, even if some damage occurs, it does not affect the electrical characteristics of the semiconductor device.
상기 제3도의 경우, 반도체기판 표면의 손상깊이에 비해 불순물영역의 정션깊이가 훨씬 깊기 때문에 (t1 ＞＞ t2), 반도체기판의 표면에 발생한 상기 손상은 소자의 전기적특성에 영향을 주지 않는다.In the case of FIG. 3, since the junction depth of the impurity region is much deeper than that of the surface of the semiconductor substrate (t1 >> t2), the damage occurring on the surface of the semiconductor substrate does not affect the electrical characteristics of the device.
그러나, 고집적도의 반도체제품의 경우, 불순물영역의 정션깊이를 얕게하고, 얇은 SOI 제품의 경우, 실리콘층의 두께가 얇을 수록 소자의 전기적특성이 우수해지기 때문에 실리콘층의 두께를 얇게 하는 방향으로 기술개발이 진행되고 있다.However, in the case of high density semiconductor products, the junction depth of the impurity region is shallow, and in the case of thin SOI products, the thinner the thickness of the silicon layer, the better the electrical characteristics of the device. Technology development is in progress.
제4a도 및 제4b도는 정션 깊이가 얕은 불순물영역이 형성되어 있는 반도체기판 및 SOI (Silicon On Insulator) 구조 상에 형성된 접촉창을 각각 도시한 단면도들이다.4A and 4B are cross-sectional views illustrating contact windows formed on a semiconductor substrate and a silicon on insulator (SOI) structure in which impurity regions having shallow junction depths are formed, respectively.
제4a도에 있어서, 도면부호 30은 반도체기판을, 31은 불순물영역을, 36은 층간절연층을, 5는 접촉창을, t1은 불순물영역의 정션 깊이를, 그리고 t2는 반도체기판의 손상깊이를 나타내고, 제4b도에 있어서, 도면부호 32는 산화막을, 34는 실리콘층을, 6은 접촉창을, t3은 실리콘층의 두께를, 그리고 t4는 실리콘층의 손상깊이를 나타낸다.In FIG. 4A, reference numeral 30 denotes a semiconductor substrate, 31 an impurity region, 36 an interlayer insulating layer, 5 a contact window, t1 the junction depth of the impurity region, and t2 the damage depth of the semiconductor substrate. In FIG. 4B, reference numeral 32 denotes an oxide film, 34 denotes a silicon layer, 6 denotes a contact window, t3 denotes a thickness of the silicon layer, and t4 denotes a damage depth of the silicon layer.
제4a도의 단면도는 반도체기판(30)에 불순물영역(31)을 형성하는 공정, 결과물 전면에 층간절연층(36)을 형성하는 공정 및 층간절연층을 부분적으로 식각하여 불순물영역(31)의 표면을 노출시키는 접촉창(5)을 형성하는 공정으로 형성되고, 제4b도의 단면도는 반도체기판(30) 상에 산화막(32)을 형성하는 공정, 산화막 상에 실리콘층(34)을 형성하는 공정, 실리콘층 상에 층간절연층(36)을 형성하는 공정 및 층간절연층을 부분적으로 식각하여 반도체층(34)의 표면을 노출시키는 접촉창(6)을 형성하는 공정으로 형성된다.4A shows a process of forming an impurity region 31 on the semiconductor substrate 30, a process of forming an interlayer dielectric layer 36 on the entire surface of the resultant substrate, and a partial etching of the interlayer dielectric layer to partially etch the surface of the impurity region 31. And a cross-sectional view of FIG. 4B to form an oxide film 32 on the semiconductor substrate 30, to form a silicon layer 34 on the oxide film; And forming a contact window 6 exposing the surface of the semiconductor layer 34 by partially etching the interlayer insulating layer 36 on the silicon layer.
상기 제1도 내지 제3도에서 사용한 것과 같은 방식으로 접촉창을 형성할 경우, 상술한 바와 같이, 피식각물 하부층 (제4a도에서는 반도체기판을 의미하고, 제4b도에서는 반도체층을 의미한다)이 부분적으로 손상되는 경우가 생긴다. 이러한 손상은 반도체소자의 집적도가 낮을 때는 큰 문제로 대두되지 않았으나, 제4a도 및 제4b도와 같이 집적도가 높은 반도체제품 및 얇은 SOI 제품에서는 접촉저항 증가, 접촉 실패등의 여러가지 문제를 일으킨다.When the contact window is formed in the same manner as used in FIGS. 1 to 3, as described above, the etching target underlayer (a semiconductor substrate in FIG. 4a means a semiconductor layer in FIG. 4b). This partially damage occurs. Such damage is not a big problem when the integration degree of the semiconductor device is low, but causes a variety of problems such as increased contact resistance and contact failure in semiconductor products with high integration and thin SOI products as shown in FIGS. 4A and 4B.
제4a도 및 제4b도에 도시된 바와 같이, 반도체기판 및 반도체층의 손상깊이 (t2 및 t4)가 불순물영역 및 반도체층의 두께 (t1 및 t3) 보다 커지는 경우도 발생하여, 접촉저항 뿐만아니라 접촉실패도 일으킨다.As shown in FIGS. 4A and 4B, the damage depths t2 and t4 of the semiconductor substrate and the semiconductor layer may also be larger than the thicknesses t1 and t3 of the impurity region and the semiconductor layer, resulting in not only contact resistance. It also causes contact failure.
D/R이 약 0.45μm인 16Mb DRAM 제품의 경우, 층간절연층의 두께는 최대의 경우 약 6,500Å 정도이고, 최소의 경우 약 3,500Å 정도이다. 이때 층간절연층 : 반도체기판의 식각선택비를 약 15 : 1로 하여 접촉창 형성을 위한 식각 공정을 진행할 경우, 층간절연층의 두께가 최소인 영역에서의 실리콘의 손상정도는 약 200Å 정도이고, 과다식각 및 잔사처리를 고려하면 약 500Å이 된다.For a 16Mb DRAM product with a D / R of about 0.45μm, the interlayer dielectric layer has a thickness of about 6,500Å at maximum and about 3,500Å at minimum. In this case, when the etching process for forming the contact window is performed with the etch selectivity of the interlayer insulating layer: semiconductor substrate being about 15: 1, the damage degree of silicon in the region where the thickness of the interlayer insulating layer is minimum is about 200 GPa. Considering excessive etching and residue treatment, it is about 500Å.
이러한 결과는, 불순물영역의 정션 깊이가 약 1,000Å이 될 1Gb DRAM에서는 치명적인 접촉 실패를 유발시킬 수도 있으며, 얇은 SOI 구조 (실리콘층의 두께가 약 1,000Å)에서도 접촉 실패를 발생하게 된다.This result may cause a fatal contact failure in 1Gb DRAM where the junction depth of the impurity region is about 1,000 GPa, and a contact failure may occur even in a thin SOI structure (a silicon layer is about 1,000 GPa).
실제, 얇은 SOI 구조의 실리콘층에 P+및 N+불순물영역을 형성한 후 접촉창을 형성하여 금속물질과 N+및 금속물질과 P+사이의 접촉저항을 측정해 본 결과, 표 1과 같은 실험치를 얻었다.In fact, after forming the P + and N + impurity regions in the silicon layer of the thin SOI structure and forming the contact window, the contact resistance between the metal material and N + and the metal material and P + was measured. Experimental values were obtained.
상기 표 1의 실험 결과치는 접촉창의 크기가 0.7 * 0.8인 경우의 금속물질과 불순물영역 사이의 접촉저항을 측정한 것으로, 벌크 웨이퍼는 반도체기판에 정션 깊이가 깊은 불순물영역이 형성된 상태에서의 접촉저항을, SOI 에이퍼는 얇은 SOI 구조에서의 접촉저항을 나타낸다.Experimental results of Table 1 are measured the contact resistance between the metal material and the impurity region when the contact window size is 0.7 * 0.8, the bulk wafer is the contact resistance in the state where the impurity region having a deep junction depth is formed on the semiconductor substrate SOI aper is a contact resistance in a thin SOI structure.
상기 표 1에 의하면, 접촉저항은 벌크 웨이퍼에서 보다 SOI 웨이퍼에서 훨씬 높아 진다는 것을 알 수 있다. 즉 금속물질과 접속될 물질층 (벌크 웨이퍼의 경우엔 불순물영역을, SOI 에이퍼의 경우엔 SOI 웨이퍼에 형성딘 불순물영역을 의미한다)의 손상정도가 동일할 경우, 접속될 물질층의 두께가 얇을 수록 접촉저항을 더 커진다.According to Table 1, it can be seen that the contact resistance is much higher in the SOI wafer than in the bulk wafer. That is, when the damage degree of the material layer to be connected to the metal material (the impurity region in the case of a bulk wafer and the impurity region formed in the SOI wafer in the case of an SOI aper) is the same, the thickness of the material layer to be connected is equal. The thinner the larger the contact resistance.
따라서, 소자의 신뢰도 향상을 위하여, 접촉창 형성시, 과다식각에 의해 발생하는 반도체기판의 손상 정도를 최소화시키는 것이 필요하다.Therefore, in order to improve the reliability of the device, it is necessary to minimize the degree of damage of the semiconductor substrate caused by over-etching when forming the contact window.
본 발명의 목적은 접촉저항을 낮출 수 있는 반도체소자의 접촉창 형성방법을 제공하는데 있다.An object of the present invention is to provide a method for forming a contact window of a semiconductor device that can lower the contact resistance.
본 발명의 다른 목적은, 접촉창 형성 시, 접촉창 하부에 형성되어 있는 물질층의 손상을 저하시킬 수 있는 반도체소자의 접촉창 형성방법을 제공하는데 있다.Another object of the present invention is to provide a method for forming a contact window of a semiconductor device capable of reducing damage of a material layer formed under the contact window when forming the contact window.
상기 목적들을 달성하기 위한, 본 발명에 의한 반도체소자의 접촉창 형성방법은,In order to achieve the above objects, a method of forming a contact window of a semiconductor device according to the present invention,
반도체기판 상에 형성되고 그 두께가 전체적으로 균일하지 않은 층간절연층에 접촉창들을 형성하는데 있어서,In forming contact windows in an interlayer insulating layer formed on a semiconductor substrate and whose thickness is not uniform throughout,
접촉창 형성을 위해 진행되는 소정의 식각공정에 대해,For a certain etching process to proceed to form a contact window,
상기 반도체기판의 식각율을 1로 했을때,When the etching rate of the semiconductor substrate is 1,
상기 층간절연층의 식각율은 20이상이 되도록 식각조건을 조절하는 것을 특징으로 한다.The etching conditions of the interlayer insulating layer may be adjusted to be 20 or more.
본 발명에 의한 접촉창 형성방법에 있어서, 상기 층간절연층은 이산화실리콘을 사용하여 형성되는 것이 바람직하다.In the method for forming a contact window according to the present invention, the interlayer insulating layer is preferably formed using silicon dioxide.
본 발명에 의한 접촉창 형성방법에 있어서, 상기 층간절연층의 가장 두꺼운 부분과 가장 얇은 부분의 두께차는 4,000Å 이상인 것이 바람직하다.In the method for forming a contact window according to the present invention, the thickness difference between the thickest part and the thinnest part of the interlayer insulating layer is preferably 4,000 Pa or more.
더욱 바람직하게는, 상기 층간절연층의 식각율은 50이상이고, 상기 층간절연층의 가장 두꺼운 부분과 가장 얇은 부분의 두께차는 10,000Å 이상이다.More preferably, the etch rate of the interlayer insulating layer is 50 or more, and the thickness difference between the thickest part and the thinnest part of the interlayer insulating layer is 10,000 kPa or more.
따라서, 본 발명의 의한 반도체소자의 접촉창 형성방법에 의하면, 접촉창이 형성될 층간절연층과 하부에 형성되어 있는 반도체기판의 식각선택비를 20이상으로 하는 식각조건으로 접촉창을 형성함으로써, 접촉창 형성 시, 반도체기판의 표면이 손상되는 것을 저하시켜 접촉 저항 및 접촉 실패를 줄일 수 있다.Therefore, according to the method for forming a contact window of a semiconductor device according to the present invention, the contact window is formed under an etching condition in which the etch selectivity of the interlayer insulating layer on which the contact window is to be formed and the semiconductor substrate formed below is set to 20 or more. When the window is formed, damage to the surface of the semiconductor substrate can be reduced to reduce contact resistance and contact failure.
이하, 첨부한 도면을 참조하여, 본 발명을 더욱 자세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings, it will be described in more detail the present invention.
반도체소자의 신뢰도 향상을 위해서는, 접촉창 형성 시, 층간절연층의 두께가 가장 작은쪽에서의 반도체기판의 최대 손상두께가 200Å 이하로 조절되어야 하고, 이를 만족시키기 위해서는, 층간절연층의 최대 두께와 최소 두께의 차이가 4,000Å 정도 일 때, 층간절연층과 반도체기판의 식각선택비는 약 20 : 1 이상이어야 한다. 특히, 층간절연층의 최대 두께와 최소 두께의 차이가 10,000Å 정도 일 때, 층간절연층과 반도체기판의 식각선택비는 약 50 : 1 이상이어야 한다.In order to improve the reliability of the semiconductor device, when forming the contact window, the maximum damage thickness of the semiconductor substrate at the smallest thickness of the interlayer insulating layer should be adjusted to 200 Å or less. When the difference in thickness is about 4,000Å, the etch selectivity of the interlayer insulating layer and the semiconductor substrate should be about 20: 1 or more. In particular, when the difference between the maximum thickness and the minimum thickness of the interlayer insulating layer is about 10,000Å, the etching selectivity of the interlayer insulating layer and the semiconductor substrate should be about 50: 1 or more.
제5a도 및 제5b도는 정션 깊이가 얕은 불순물영역이 형성되어 있는 반도체기판 및 SOI 구조 상에 형성된 접촉창을 각각 도시한 단면도들로서, 본 발명의 일실시예에 의한 것이다.5A and 5B are cross-sectional views showing contact windows formed on a semiconductor substrate and an SOI structure in which impurity regions having shallow junction depths are formed, and according to an embodiment of the present invention.
상기 제5a도에 있어서, 도면부호 40은 반도체기판을, 42는 불순물영역을, 48은 층간절연층을, 7은 접촉창을, t1은 불순물영역의 두께를, 그리고 t2는 반도체기판의 손상깊이를 나타내고, 상기 제5b도에 있어서, 도면부호 44는 산화막을, 46은 반도체층을, 8은 접촉창을, t3는 반도체층의 두께를, 그리고 t4는 반도체층의 손상깊이를 나타낸다.In FIG. 5A, reference numeral 40 denotes a semiconductor substrate, 42 an impurity region, 48 an interlayer insulating layer, 7 a contact window, t1 the thickness of the impurity region, and t2 the damage depth of the semiconductor substrate. In FIG. 5B, reference numeral 44 denotes an oxide film, 46 denotes a semiconductor layer, 8 denotes a contact window, t3 denotes a thickness of the semiconductor layer, and t4 denotes a damage depth of the semiconductor layer.
본 발명의 일실시예에서는, 최소 두께의 층간절연층과 최대 두께의 층간절연층 사이의 두께 차이가 4,000Å 정도 일 때, 층간절연층과 반도체기판의 식각선택비를 적어도 20 : 1로 하는 식각조건으로 접촉창을 형성하였고, 최소 두께의 층간절연층과 최대 두께의 층간절연층 사이의 두께 차이가 10,000Å 정도 일 때, 층간절연층과 반도체기판의 식각선택비를 적어도 50 : 1로 하는 식각조건으로 접촉창을 형성하였다.In an embodiment of the present invention, when the thickness difference between the interlayer insulating layer having the minimum thickness and the interlayer insulating layer having the maximum thickness is about 4,000 Å, the etching selectivity of the interlayer insulating layer and the semiconductor substrate is at least 20: 1. When the contact window was formed under the condition and the thickness difference between the minimum thickness interlayer insulating layer and the maximum thickness interlayer insulating layer was about 10,000Å, the etching selectivity of the interlayer insulating layer and the semiconductor substrate was at least 50: 1. Contact windows were formed under the conditions.
층간절연층과 반도체기판의 식각선택비가 20 : 1의 조건인 경우는 40CF/60Ar의 가스를 사용하여 공정을 진행하고, 층간절연층과 반도체기판의 식각선택비가 50 : 1의 조건인 경우는 5CF/40CF/60Ar의 가스를 사용하여 공정을 진행한다.When the etch selectivity of the interlayer insulating layer and the semiconductor substrate is 20: 1, the process is performed using gas of 40CF / 60Ar, and 5CF when the etch selectivity of the interlayer insulating layer and the semiconductor substrate is 50: 1. The process proceeds with a gas of / 40CF / 60Ar.
층간절연층과 반도체기판의 식각선택비가 20 : 1이라는 것은, 소정의 식각공정에 대해, 반도체기판의 식각율을 1로 했을 때, 층간절연층의 식각율은 20이라는 의미이다.When the etching selectivity of the interlayer insulating layer and the semiconductor substrate is 20: 1, the etching rate of the interlayer insulating layer is 20 when the etching rate of the semiconductor substrate is 1 for a predetermined etching process.
상기 제5a도 및 제5b도는 최소 두께의 층간절연층에 형성된 접촉창들을 도시한 것으로, 최대 두께의 층간절연층에 형성된 접촉창들에 관한 도면은 생략하였다.5A and 5B illustrate contact windows formed in an interlayer insulating layer having a minimum thickness, and drawings of contact windows formed in an interlayer insulating layer having a maximum thickness are omitted.
층간절연층과 반도체기판의 식각선택비를 적어도 20 : 1 이상으로 조절하여 접촉창을 형성한 본 발명의 일 실시예에 의하면, 접촉창 형성시 발생하는 반도체기판의 손상을 저하시킬 수 있다. 즉, 상기 제5a도 및 제5b도를 참조했을 때, t1 ＞＞ t2 이고, t3 ＞＞ t4 이다.According to the exemplary embodiment of the present invention in which the contact window is formed by adjusting the etching selectivity of the interlayer insulating layer and the semiconductor substrate to at least 20: 1 or more, damage to the semiconductor substrate generated when the contact window is formed can be reduced. That is, referring to FIG. 5A and FIG. 5B, t1 >> t2 and t3 >> t4.
따라서, 본 발명에 의한 반도체소자의 접촉창 형성방법에 의하면, 층간절연층과 반도체기판의 식각선택비를 적어도 20 : 1 이상으로 조절하여 접촉창을 형성함으로써, 그 두께가 부분적으로 달라지는 층간절연층에 여러개의 접촉창들을 형성하는 경우에 발생하는 반도체기판의 손상 정도를 크게 저하시킬 수 있어, 이로 인해 발생하는 접촉 저항의 증가 문제 및 접촉 실패의 문제를 해결할 수 있다.Therefore, according to the method for forming a contact window of a semiconductor device according to the present invention, an interlayer insulating layer whose thickness is partially varied by adjusting the etching selectivity between the interlayer insulating layer and the semiconductor substrate to be at least 20: 1 or more to form a contact window. The degree of damage of the semiconductor substrate generated when a plurality of contact windows are formed on the substrate can be greatly reduced, thereby resulting in an increase in contact resistance and a problem of contact failure.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.
Claims (2)
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