KR0165347B1 - Transistor with high breakdown voltage and method of making thereof - Google Patents
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Abstract
고내압 트랜지스터 및 그 제조방법에 대해 기재되어 있다. 이는, 표면 요철을 갖는 제1도전형의 반도체 기판, 상기 반도체 기판의 각각의 요부에 형성되어 그 표면이 상기 요부 사이의 반도체 기판과 0.1㎛ 이하의 단차를 가지면서 수평방향으로 차례로 배치된 제1 내지 제4필드산화막, 상기 제2필드산화막과 제3필드산화막 사이의 반도체 기판 표면에 형성된 게이트 전극, 상기 제1 내지 제4필드산화막 아래의 영역에 제2도전형의 불순물을 제1도우즈로 이온주입하여 형성된 저농도 소오스/드레인 영역, 상기 제1필드산화막과 제2필드산화막 사이 및 제3필드산화막과 제4필드산화막 사이의 반도체 기판 표면 아래의 영역에 제2도전형의 불순물을 상기 제1도우즈보다 높은 제3도우즈로 이온주입하여 형성된 고농도 소오스/드레인 영역 및 상기 고농도 소오스/드레인 영역을 감싸는 영역에 제2도전형의 불순물을 상기 제1도우즈보다는 높고 제3도우즈보다 낮은 제2도우즈로 이온주입하여 형성된 중노도 소오스/드레인 영역을 포함하는 것을 특징으로 한다. 따라서, 드레인 접합깊이(Drain Junction Depth)가 깊어 드레인 및 채널 영역에 형성되는 최대 전계치를 완화시킬 수 있을 뿐만 아니라, 단차가 감소되어 이후의 평탄화 공정이 손쉬워진다.A high breakdown voltage transistor and a manufacturing method thereof are described. This is a first conductive type semiconductor substrate having surface irregularities, a first formed in each recess of the semiconductor substrate, the surface of which is sequentially arranged in the horizontal direction with the semiconductor substrate between the recesses having a step of 0.1 µm or less. To a fourth field oxide film, a gate electrode formed on the surface of the semiconductor substrate between the second field oxide film and the third field oxide film, and an impurity of the second conductivity type to the first dose in a region below the first to fourth field oxide film. Low concentration source / drain regions formed by ion implantation, impurities of a second conductivity type in regions under the surface of the semiconductor substrate between the first field oxide film and the second field oxide film, and between the third field oxide film and the fourth field oxide film; Impurities of the second conductivity type are added to a high concentration source / drain region formed by ion implantation into a third dose higher than the dose and a region surrounding the high concentration source / drain region. 1 dough's higher than it characterized in that it comprises a third dose paddle source / drain regions formed by ion implantation of a lower dose than the second. Therefore, the drain junction depth is deep, so that not only the maximum electric field value formed in the drain and channel regions can be relaxed, but also the step is reduced, thereby facilitating subsequent planarization processes.
Description
제1a도 내지 제1d도는 종래의 일방법에 의한 고내압 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a high breakdown voltage transistor according to a conventional method.
제2도는 본 발명에 의한 고내압 트랜지스터의 단면도이다.2 is a cross-sectional view of a high breakdown voltage transistor according to the present invention.
제3a도 내지 제3d도는 본 발명에 의한 고내압 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.3A to 3D are cross-sectional views illustrating a method of manufacturing a high breakdown voltage transistor according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
50 : 반도체기판 또는 웰 52 : 패드산화막50: semiconductor substrate or well 52: pad oxide film
54 : 실리콘 질화막 56a, 56b, 56c, 56d : 필드산화막54 silicon nitride film 56a, 56b, 56c, 56d: field oxide film
60/61 : 저농도 소오스/드레인 영역 64 : 게이트산화막60/61: low concentration source / drain region 64: gate oxide film
66 : 게이트 전극 68/69 : 중농도 소오스/드레인 영역66 gate electrode 68/69 medium concentration source / drain region
70/71 : 고농도 소오스/드레인 영역70/71: high concentration source / drain regions
본 발명은 고내압 트랜지스터 및 그 제조방법에 관한 것으로서, 보다 상세하기로는 드라이버 집적회로용 고내압 트랜지스터 및 그 제조방법에 관한 것이다.The present invention relates to a high breakdown voltage transistor and a method of manufacturing the same, and more particularly, to a high breakdown voltage transistor for a driver integrated circuit and a method of manufacturing the same.
고내압 트랜지스터를 필요로 하는 반도체 장치의 일 예로서, 액정표시소자(LCD)에 사용되는 드라이버 집적회로(이하, 구동 IC라 한다)를 들 수 있다.As an example of a semiconductor device requiring a high breakdown voltage transistor, a driver integrated circuit (hereinafter referred to as a driving IC) used in a liquid crystal display device (LCD) may be mentioned.
일반적으로 구동 IC는 액정 표시장치 등에 광범위하게 사용되는데, 주변기기와 접속하여 동작해야 하므로, 높은 내압(high breakdown voltage), 높은 동작 전압(high operation voltage) 및 높은 구동 전류(high driving current) 특성을 가져야 한다. 상기의 여러 가지 전기적인 특성중 높은 동작전압을 얻기 위하여, 구동 IC는 저농도로 도우프된 고저항의 소오스/드레인 영역을 갖는 고내압 트랜지스터를 사용하여 설계하는 것이 일반적이다. 그러나, 저농도로 도우프된 확산층의 농도를 낮출수록 내압은 커지게 되지만, 동작저항(RON)이 증가하여 구동 전류능력은 낮아지게 된다.In general, a driving IC is widely used in a liquid crystal display device and the like, and must be operated in connection with a peripheral device, and thus have a high breakdown voltage, a high operating voltage, and a high driving current. do. In order to obtain a high operating voltage among the various electrical characteristics described above, the driving IC is generally designed using a high voltage resistance transistor having a lightly doped high resistance source / drain region. However, as the concentration of the lightly doped diffusion layer is lowered, the internal pressure increases, but the operating resistance RON increases, thereby lowering the driving current capability.
고내압용 MOS 트랜지스터로, 일반적으로 디 모스(Double Difused MOS: 이하, DMOS라 칭함)를 사용하거나, 엘디디(Lightly Doped Drain, 이하 LDD라 칭함) 또는 디디디(Double Diffused Drain: 이하 DDD라 칭함) 구조의 모스 전계효과 트랜지스터(MOS Field Effect Transistor: MOSFET)를 사용하게 되는데, DMOS의 경우는, 동작전압을 높히는 데는 절대적으로 유리한 구조이나, 소자 하나가 차지하는 면적이 상대적으로 크다는 단점이 있다. DDD 또는 LDD 구조의 트랜지스터의 경우는, 충분히 높은 최고 동작전압(Vdd)max)을 얻기가 어렵다.MOS transistor for high breakdown voltage, generally using Double Difused MOS (hereinafter referred to as DMOS), Lightly Doped Drain (LDD) or Didi (Double Diffused Drain) MOS Field Effect Transistor (MOSFET) is used. In the case of DMOS, it is absolutely advantageous to increase the operating voltage, but there is a disadvantage that the area occupied by one device is relatively large. In the case of a transistor having a DDD or LDD structure, it is difficult to obtain a sufficiently high maximum operating voltage Vdd.
이와 같은 문제점들을 극복하기 위하여, 동일한 칩 면적을 사용하여, 더 높은 최고 동작전압과 더 큰 드레인 전류(Ids)를 얻기 위하여, 통상이 DDD (또는 MIDDD:Mask Islanded DDD) 구조를 구성하는 N- 소오스/드레인과 N+ 소오스/드레인에 N0 소오스/드레인(N0은 N+보다는 불순물 농도가 낮으나, N- 보다는 불순물 농도가 높다)을 추가한, 이른바 CDD(Complex Diffused Drain: 이하 CDD라 칭함) 구조를 제안하기도 하였다.In order to overcome these problems, using the same chip area, in order to obtain a higher peak operating voltage and a larger drain current (Ids), the N-source which normally constitutes a DDD (or MIDDD: Mask Islanded DDD) structure It also suggests a so-called CDD (Complex Diffused Drain) structure, in which N0 source / drain (N0 has a lower impurity concentration than N + but a higher impurity concentration than N-) is added to / drain and N + source / drain. It was.
제1a도 내지 제1d도는 종래 일 방법에 의한 고내압 트랜지스터를 제조하기 위한 마스크패턴을 도시한 단면도들이다.1A to 1D are cross-sectional views illustrating a mask pattern for fabricating a high breakdown voltage transistor according to a conventional method.
제1a도는 질화막 패턴(14a, 14b, 14c)을 형성하는 단계를 도시한 것이다. 구체적으로, 반도체 기판 또는 웰 영역(10) 상에 패드 산화막(12) 및 실리콘질화막을 순차적으로 형성한후, 상기 실리콘질화막을 패터닝하여 패드 산화막(12)의 소정영역을 노출시키는 질화막 패턴(14a, 14b, 14c)을 형성한다. 상기 질화막 패턴 14c를 중심으로 패턴 14b와 14a가 각각 대칭되게 즉, 패턴 14a, 14b, 14c, 14b, 14a의 순으로 형성되어 있다.FIG. 1A illustrates the steps of forming the nitride film patterns 14a, 14b, and 14c. Specifically, after the pad oxide film 12 and the silicon nitride film are sequentially formed on the semiconductor substrate or the well region 10, the silicon nitride film is patterned to expose a predetermined region of the pad oxide film 12. 14b, 14c). Patterns 14b and 14a are formed symmetrically with respect to the nitride film pattern 14c, that is, in the order of patterns 14a, 14b, 14c, 14b, and 14a.
제1b도는 필드산화막(16), 저농도 소오스/드레인 영역 및 채널스톱층(20, 22)을 형성하는 단계를 도시한 것이다. 구체적으로, 상기 결과물상에 마스크패턴을 이용하여 저농도(N-) 소오스/드레인을 형성할 영역인 질화막패턴 14a와 14b사이 영역의 일부와 14b와 14c 사이의 영역 전체를 개방하는 감광막패턴(도시되지 않음)을 형성한 후, 상기 감광막패턴을 마스크로 하여 반도체 기판에 불순물이온을 N형일 경우 3.0×1012~8.0×1012(ions/㎠), P형일 경우 1.0×1013~1.0×1014(inos/㎠)의 제1도우즈로 주입하여 저농도(N-) 소오스/드레인 불순물층을 형성한다. 이어 상기 감광막 패턴을 제거한다. 마찬가지로 마스크패턴을 이용하여 채널스톱층을 형성할 영역인 질화막패턴 14a와 14b 사이의 잔여영역을 개방하는 감광막패턴(도시되지 않음)을 형성한 후, 상기 감광막패턴을 마스크로 하여 반도체 기판에 불순물이온을 N형일 경우 3.0×1012~8.0×1012(ions/㎠), P형일 경우 1.0×1013~1.0×1014(ions/㎠)의 저농도로 주입하여 채널스톱 불순물층을 형성한다. 이어, 상기 감광막패턴을 제거한다.FIG. 1B shows the steps of forming the field oxide film 16, the low concentration source / drain regions, and the channel stop layers 20 and 22. FIG. Specifically, a photoresist pattern which opens a part of the region between the nitride film patterns 14a and 14b and the entire region between 14b and 14c, which is a region for forming a low concentration (N-) source / drain, using a mask pattern on the resultant (not shown) After the photoresist pattern is used as a mask, the impurity ions are 3.0 × 10 12 to 8.0 × 10 12 (ions / cm 2) for the N-type and 1.0 × 10 13 to 1.0 × 10 14 for the P-type. It is injected into (inos / cm 2) first dose to form a low concentration (N−) source / drain impurity layer. Subsequently, the photoresist pattern is removed. Similarly, after forming a photoresist pattern (not shown) that opens the remaining region between the nitride layer patterns 14a and 14b, which is a region where the channel stop layer is to be formed, using a mask pattern, impurity ions are formed on the semiconductor substrate using the photoresist pattern as a mask. In the case of N-type, a low concentration of 3.0 × 10 12 to 8.0 × 10 12 (ions / cm 2) and 1.0 × 10 13 to 1.0 × 10 14 (ions / cm 2) is formed to form a channel stop impurity layer. Next, the photoresist pattern is removed.
이어 상기 질화막 패턴(14a, 14b, 14c)에 의해 개방된 영역에 필드산화막(16)을 형성한다. 이때, 이온주입된 상기 불순물이온들이 확산되어 저농도 소오스/드레인 영역(20) 및 채널스톱층(22)이 형성된다.Subsequently, the field oxide layer 16 is formed in an area opened by the nitride layer patterns 14a, 14b, and 14c. At this time, the ion implanted impurity ions are diffused to form a low concentration source / drain region 20 and a channel stop layer 22.
제1c도는 게이트 전극(26) 및 중농도 소오스/드레인 영역(28)을 형성하는 단계를 도시한 것이다. 구체적으로, 저농도 소오스/드레인 영역(20) 및 채널스톱층(22)이 형성된 상기 결과물 상에 게이트산화막(24)과 불순물이 도우프된 다결정실리콘층을 형성한 후 패터닝하여 14c 영역에 게이트전극(26)을 형성한다. 이어, 고내압 트랜지스터 영역을 한정하는 마스크패턴을 이용하여 기판과 반대 도전형의 불순물을, 상기 제1도우즈보다 높은 농도인 제2도우즈로 14b영역에 이온주입하여 중농도 소오스/드레인 영역(28)을 형성한다.FIG. 1C illustrates the steps of forming the gate electrode 26 and the concentration source / drain regions 28. Specifically, a gate oxide film 24 and a polysilicon layer doped with impurities are formed on the resultant material on which the low concentration source / drain region 20 and the channel stop layer 22 are formed, and then patterned. 26). Subsequently, impurities of opposite conductivity type to the substrate are ion-implanted into the 14b region with a second dose having a higher concentration than the first dose by using a mask pattern defining a high breakdown transistor region. 28).
제1d도는 고농도 소오스/드레인 영역(30) 및 가드링 영역(32)을 형성하는 단계를 도시한 것이다. 구체적으로, 상기 결과물상의 중농도 소오스/드레인 영역(28)에 기판과 반대 도전형의 불순물을, 상기 제2도우즈보다 높은 농도의 제3도우즈로 주입하여 고농도 소오스/드레인 영역(30)을 형성한후, 채널스톱층(22)의 바깥 영역에 반대 도전형의 불순물이온을 주입하여 가드링 영역(32)을 형성한다.FIG. 1D illustrates the step of forming the high concentration source / drain region 30 and the guard ring region 32. Specifically, a high concentration source / drain region 30 is injected into the resultant medium source / drain region 28 by implanting impurities of a conductivity type opposite to that of the substrate into a third dose having a higher concentration than the second dose. After forming, the impurity ions of the opposite conductivity type are implanted into the outer region of the channel stop layer 22 to form the guard ring region 32.
상기한 종래의 방법에 따르면, 높은 내압을 얻기 위하여 불순물 농도를 저농도(N-)로 하여 이온주입한 결과 동작저항(RON)이 증가되는데, 이를 완화시키기 위하여 1회의 사진공정을 추가하여 고내압 트랜지스터의 액티브 드레인 영역을 한정하여 높은 에너지로 이온주입하였다. 그러나, 높은 에너지로 이온주입하기 위해서는 높은 이온주입 에너지가 가능한 특수한 장비가 필요하며, 고내압 트랜지스터의 드레인 영역에서 필드산화막이 있는 부분은 필드산화막을 투과하여 이온주입할 수 없으므로, 이온주입할 수 있는 영역은 액티브 드레인 영역에 한정되는 단점이 있다.According to the conventional method described above, the operation resistance (RON) is increased as a result of ion implantation with a low concentration (N−) of impurity concentration in order to obtain a high breakdown voltage. The active drain region of was defined and ion implantation was performed at high energy. However, in order to ion implant with high energy, special equipment capable of high ion implantation energy is required, and since the field oxide film in the drain region of the high breakdown voltage transistor cannot be ion implanted through the field oxide film, ion implantation is possible. The region has a disadvantage of being limited to the active drain region.
한편, 형성된 필드 산화막과 반도체 기판간의 단차가 발생하여 이후 공정에서 평탄화의 문제가 발생한다.On the other hand, a step occurs between the formed field oxide film and the semiconductor substrate, thereby causing a problem of planarization in a subsequent process.
고내압에서 동작하는 트랜지스터를 만드는데 가장 중요한 요소는 횡방향 전계(Lateral Electric Field)를 효과적으로 분산하여 특정부분에 전계가 집중되지 않도록 농도분포 및 트랜지스터 구조를 최적화 하는데 있다. 상기 트랜지스터에서 고전계가 발생하는 부분은 저농도 드레인과 고농도 드레인이 만나는 드레인 영역 및 채널 핀치오프(Pinch-off) 지점이다.The most important factor in making transistors that operate at high breakdown voltages is to effectively disperse the lateral electric field and optimize the concentration distribution and transistor structure so that the electric field is not concentrated in specific areas. The portion where the high electric field is generated in the transistor is a drain region where the low concentration drain and the high concentration drain meet and a channel pinch-off point.
채널 핀치오프 지점의 수평 전체는 아래의 식으로 표현되어진다.The entire horizontal of the channel pinch-off point is expressed by the following equation.
여기서, Xj는 드레인 접합깊이를 나타내고, Tox는 게이트 산화막의 두께를 나타낸다.Where X j represents the drain junction depth and T ox represents the thickness of the gate oxide film.
위의 식으로부터, 수평전계는 드레인 접합깊이가 깊을수록, 게이트 산화막의 두께가 얇을수록 감소한다.From the above equation, the horizontal electric field decreases as the drain junction depth is deeper and the thickness of the gate oxide film is thinner.
따라서 본 발명의 목적은 드레인 및 채널 영역의 최대 전계치를 완화시키고 단차가 감소된 고내압 트랜지스터를 제공함에 있다.Accordingly, it is an object of the present invention to provide a high breakdown voltage transistor with a reduced maximum field value in the drain and channel regions and a reduced step.
본 발명의 다른 목적은 상기 고내압 트랜지스터의 제조방법을 제공함에 있다.Another object of the present invention is to provide a method of manufacturing the high withstand voltage transistor.
상기 목적을 달성하기 위한 본 발명에 의한 고내압 트랜지스터는, 표면 요철을 갖는 제1도전형의 반도체 기판: 상기 반도체 기판의 각각의 요부에 형성되어 그 표면이 상기 요부 사이의 반도체 기판과 일정 크기 이하의 단차를 가지면서 수평방향으로 차례로 배치된 제1 내지 제4필드산화막: 상기 제2필드산화막과 제3필드산화막 사이의 반도체 기판 표면에 차례로 적층된 게이트 산화막 및 게이트 전극: 상기 제1 내지 제4필드산화막 아래의 영역에 제2도전형의 불순물을 제1도우즈로 이온주입하여 형성된 저농도 소오스/드레인 영역: 상기 제1필드산화막과 제2필드산화막 사이 및 제3필드산화막과 제4필드산화막 사이의 반도체 기판 표면 아래의 영역에 제2도전형의 불순물을 상기 제1도우즈보다 높은 제3도우즈로 이온주입하여 형성된 고농도 소오스/드레인 영역: 및 상기 고농도 소오스/드레인 영역을 감싸는 영역에 제2도전형의 불순물을 상기 제1도우즈보다는 높고 제3도우즈보다 낮은 제2도우즈로 이온주입하여 형성된 중농도 소오스/드레인 영역을 포함하는 것을 특징으로 한다.A high withstand voltage transistor according to the present invention for achieving the above object is a semiconductor substrate of a first conductive type having surface irregularities: formed in each recessed portion of the semiconductor substrate, the surface of which is equal to or smaller than the semiconductor substrate between the recesses First to fourth field oxide films sequentially arranged in a horizontal direction with steps of: a gate oxide film and a gate electrode sequentially stacked on a surface of a semiconductor substrate between the second field oxide film and the third field oxide film: the first to fourth fields Low concentration source / drain regions formed by ion implanting impurities of a second conductivity type into a first dose in a region under the field oxide film: between the first field oxide film and the second field oxide film, and between the third field oxide film and the fourth field oxide film. Concentration source / drain formed by ion implanting a second conductivity type impurity into a third dose higher than the first dose in a region below the surface of the semiconductor substrate Phosphorus region: and a heavy concentration source / drain region formed by ion implanting impurities of a second conductivity type into a region surrounding the high concentration source / drain region with a second dose higher than the first dose and lower than the third dose. It is characterized by including.
본 발명에 있어서, 상기 제1 내지 제4필드산화막과 상기 반도체 기판과의 일정 크기 이하의 단차는 0 내지 0.1㎛의 단차인 것이 바람직하다.In the present invention, it is preferable that a step of a predetermined size or less between the first to fourth field oxide films and the semiconductor substrate is a step of 0 to 0.1 mu m.
상기 다른 목적을 달성하기 위한 본 발명에 의한 고내압 트랜지스터의 제조방법은, 반도체 기판 표면에 제1 내지 제4희생소자분리영역을 형성하는 단계; 상기 제1 내지 제4희생소자분리영역을 제거하여 상기 반도체기판의 표면에 표면요철을 형성하는 단계; 상기 제1 내지 제4희생소자분리영역이 제거되어 노출된 요부의 반도체 기판 표면에 제2도전형의 불순물을 제1도우즈로 이온주입하여 저농도 소오스/드레인 영역을 형성하는 단계; 상기 희생소자분리영역이 제거된 부분에 상기 반도체기판 표면과 일정 크기 이하의 단차를 갖도록 제1 내지 제4필드산화막을 형성하는 단계; 상기 제2필드산화막과 제3필드산화막 사이의 반도체 기판에 게이트 산화막을 개재한 게이트 전극을 형성하는 단계: 상기 제1필드산화막과 제2필드산화막 사이 및 제3필드산화막과 제4필드산화막 사이의 반도체기판 표면에 제2도전형의 불순물을 상기 제1도우즈보다 높은 제2도우즈로 이온주입하여 중농도 소오스/드레인 영역을 형성하는 단계: 및 상기 중농도 소오스/드레인 영역 표면에 제2도전형의 불순물을 상기 제2도우즈보다 높은 제3도우즈로 이온주입하여 고농도 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a high breakdown voltage transistor, including forming first to fourth sacrificial element isolation regions on a surface of a semiconductor substrate; Forming surface irregularities on a surface of the semiconductor substrate by removing the first to fourth sacrificial element isolation regions; Forming a low concentration source / drain region by ion implanting a second conductivity type impurity into a first dose on a surface of the recessed semiconductor substrate by removing the first to fourth sacrificial element isolation regions; Forming first to fourth field oxide films on the portions where the sacrificial device isolation regions are removed to have a step of a predetermined size or less than the surface of the semiconductor substrate; Forming a gate electrode via a gate oxide film on a semiconductor substrate between the second field oxide film and the third field oxide film: between the first field oxide film and the second field oxide film, and between the third field oxide film and the fourth field oxide film Implanting an impurity of a second conductivity type into a second dose higher than the first dose to form a medium source / drain region on the surface of the semiconductor substrate; and a second conductive layer on the medium source / drain region surface. And implanting impurities of the type into a third dose higher than the second dose to form a high concentration source / drain region.
본 발명에 있어서, 상기 제1 내지 제4필드산화막과 상기 반도체기판표면과의 일정 크기 이하의 단차는 0 내지 0.1㎛인 것이 바람직하다.In the present invention, it is preferable that a step of a predetermined size or less between the first to fourth field oxide films and the surface of the semiconductor substrate is 0 to 0.1 mu m.
본 발명에 있어서, 상기 제1도우즈는 N형일 경우, 3.0×1012~8.0×1012(ions/㎠)이고 100~200keV의 에어지로 이온주입되는 것이 바람직하다.In the present invention, when the first dose is N-type, it is preferable that the ion implanted into the air of 3.0 × 10 12 ~ 8.0 × 10 12 (ions / ㎠) and 100 ~ 200keV.
본 발명에 있어서, 상기 제1도우즈는 P형일 경우, 1.0×1013~1.0×1014(ions/㎠)이고 40~100keV의 에너지로 이온주입되는 것이 바람직하다.In the present invention, when the first dose is P type, it is preferable that the ion implantation is performed at an energy of 1.0 × 10 13 to 1.0 × 10 14 (ions / cm 2) and 40 to 100 keV.
본 발명에 있어서, 상기 제2도우즈는 N형일 경우, 5.0×1012~5.0×1013(ions/㎠)이고 200~400keV의 에너지로 이온주입되는 것이 바람직하다.In the present invention, in the case of the N-type, the second dose is 5.0 × 10 12 to 5.0 × 10 13 (ions / cm 2) and is preferably ion implanted at an energy of 200 to 400 keV.
본 발명에 있어서, 상기 제3도우즈는 N형일 경우, 1.0×1015~1.0×1016(ions/㎠)이고 200~400keV의 에너지로 이온주입되는 것이 바람직하다.In the present invention, in the case of the N-type, the third dose is 1.0 × 10 15 to 1.0 × 10 16 (ions / cm 2) and is preferably ion implanted at an energy of 200 to 400 keV.
본 발명에 있어서, 상기 제3도우즈는 P형일 경우, 1.0×1015~1.0×1016(ions/㎠)이고 40~80keV의 에너지로 이온주입되는 것이 바람직하다.In the present invention, when the third dose is P-type, it is preferable that the ion implanted at an energy of 1.0 × 10 15 to 1.0 × 10 16 (ions / cm 2) and 40 to 80 keV.
본 발명에 따른 고내압 트랜지스터는, 드레인 및 채널영역의 최대전계치를 완화시키기 위하여 드레인 접합깊이(Junction Depth)를 깊게 함으로써, 별다른 공정 없이 높은 구동전압을 얻을 수 있다. 또한 필드산화막이 실리콘 표면위로 작게 나오므로 평탄화공정에 상당한 도움이 된다.The high breakdown transistor according to the present invention can obtain a high driving voltage without any other process by deepening the junction junction depth in order to alleviate the maximum electric field values of the drain and channel regions. In addition, the field oxide film comes out small on the silicon surface, which is very helpful for the planarization process.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다. 먼저, 본 발명에 의한 고내압 트랜지스터의 구조를 설명하기로 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings. First, the structure of the high breakdown voltage transistor according to the present invention will be described.
제2도는 본 발명의 일 실시예에 의에 제조된 고내압 트랜지스터의 단면도이다.2 is a cross-sectional view of a high breakdown voltage transistor manufactured according to an embodiment of the present invention.
제2도에 따르면, 트랜지스터의 채널영역을 중심으로, 그 양측에 상기 채널영역과 인접하도록 저농도의 소오스/드레인 영역(60, 61)이 각각 형성되어 있고, 상기 저농도 소오스/드레인 영역에 포함되도록 고농도의 소오스/드레인 영역(70, 71)이 형성되어 있다.According to FIG. 2, low concentration source / drain regions 60 and 61 are formed on both sides of the transistor and adjacent to the channel region, respectively, and have a high concentration so as to be included in the low concentration source / drain region. The source / drain regions 70 and 71 are formed.
또한, 중농도의 소오스/드레인 영역(68, 69)이 상기 고농도 소오스/드레인 영역(70, 71)을 둘러싸며, 그 양측이 각각 저농도 소오스/드레인 영역(60, 61)과 중첩되어 형성되어 있다.In addition, the heavy source / drain regions 68 and 69 surround the high concentration source / drain regions 70 and 71, and both sides thereof are formed to overlap the low concentration source / drain regions 60 and 61, respectively. .
필드산화막(56a, 56b, 56c, 56d)은 상기 고농도의 소오스 영역, 채널영역 및 고농도의 드레인 영역을 제외한 영역의 반도체기판에 매몰되어 있다. 표면의 단차는 0~0.1㎛로 매우 작다.The field oxide films 56a, 56b, 56c, and 56d are buried in the semiconductor substrate in the regions except for the high concentration source region, channel region, and high concentration drain region. The level difference on the surface is very small, 0 to 0.1 mu m.
본 발명에 의한 고내압 트랜지스터에 따르면, 드레인 접합깊이(Drain Junction Depth)가 깊어 드레인 및 채널 영역에 형성되는 최대 전계치를 완화시킬 수 있다.According to the high breakdown voltage transistor according to the present invention, the drain junction depth is deep, so that the maximum electric field value formed in the drain and channel regions can be relaxed.
다음은 본 발명에 의한 고내압 트랜지스터의 제조방법을 설명하기로 한다.Next, a method of manufacturing a high breakdown voltage transistor according to the present invention will be described.
제3a도 내지 제3d도는 본 발명에 의한 고내압 트랜지스터를 제조방법을 설명하기 위한 단면도들이다.3A to 3D are cross-sectional views illustrating a method of manufacturing a high breakdown voltage transistor according to the present invention.
제3a도는 질화막패턴을 형성하는 단계를 도시한 것이다. 구체적으로, 제1도전형의 반도체기판 또는 웰 영역(50)위에 패드산화막(52) 및 실리콘 질화막을 차례로 적층한후 실리콘 질화막을 패터닝하여 제1 내지 제4질화막패턴(54)을 형성한다.3A illustrates a step of forming a nitride film pattern. Specifically, after the pad oxide film 52 and the silicon nitride film are sequentially stacked on the first conductive semiconductor substrate or the well region 50, the silicon nitride film is patterned to form the first to fourth nitride film patterns 54.
상기 패드산화막(52)은 기판에 가해지는 스트레스를 완화시키기 위한 것으로 300~1200Å의 두께로 적층시키고, 상기 실리콘 질화막은 1500~2000Å의 두께로 적층하는 것이 바람직하다. 이때, 필드산화막 형성시 발생하는 버즈비크(bird's beak)의 크기를 줄이기 위해, 상기 실리콘 질화막을 적층하기 전에 패드산화막 상에 다결정실리콘을 500~1500Å의 두께로 도포함으로써 후속 필드산화막 형성공정을 쎄폭스(SEPOX;SElective Polysilicon buffered OXidation)로 진행할 수도 있다.The pad oxide film 52 is for relieving stress applied to the substrate, and the pad oxide film 52 is laminated to a thickness of 300 to 1200 kPa, and the silicon nitride film is preferably stacked to a thickness of 1500 to 2000 kPa. At this time, in order to reduce the size of the bird's beak generated during the field oxide film formation, the subsequent field oxide film forming process is applied by applying polysilicon to a thickness of 500-1500 kPa on the pad oxide film before laminating the silicon nitride film. Or SEPOX (SElective Polysilicon buffered OXidation).
제3b도는 필드산화막(56a, 56b, 56c, 56d), 저농도 소오스/드레인 영역(60, 61) 영역을 형성하는 단계를 표시한 것이다. 구체적으로, 상기 질화막 패턴(54)에 의해 개방된 부분에 제1 내지 제4희생소자분리영역을 5000~10000Å 성장시킨 후 완전히 제거하여 반도체 기판 표면에 요철을 형성시킨다. 이때 요부의 깊이는 0.2~0.5㎛ 정도가 되도록 형성한다.3B shows the steps of forming the field oxide films 56a, 56b, 56c and 56d and the low concentration source / drain regions 60 and 61. FIG. Specifically, the first to fourth sacrificial element isolation regions are grown to 5000-10000 Å in the portions opened by the nitride film pattern 54 and then completely removed to form irregularities on the surface of the semiconductor substrate. At this time, the depth of the recess is formed to be about 0.2 ~ 0.5㎛.
이어, 제1 내지 제4희생소자분리영역이 제거되어 노출된 요부의 반도체 기판 표면에 기판과 반대 도전형의 불순물을 이온주입한다. 이때, 이온주입된 불순물이온이 확산되어 저농도(N-) 소오스/드레인 영역(60, 61)이 형성된다. 상기 불순물이 N형일 경우의 이온주입 조건은 100~200keV의 에너지와 3.0×1012~8.0×1012(ions/㎠)의 도즈량을 갖도록 하고, P형일 경우의 이온주입 조건은 40~100keV이 에너지와 1.0×1013~1.0×1014(ions/㎠)이 도즈량을 갖도록 조절한다.Subsequently, the first to fourth sacrificial element isolation regions are removed to ion implant impurities of a conductivity type opposite to that of the substrate to the exposed surface of the semiconductor substrate. At this time, the ion implanted impurity ions are diffused to form low concentration (N−) source / drain regions 60 and 61. When the impurity is N-type, the ion implantation conditions have an energy of 100-200 keV and a dose amount of 3.0 × 10 12 to 8.0 × 10 12 (ions / cm 2), and the ion implantation conditions for the P-type are 40 to 100 keV. Adjust energy and 1.0 × 10 13 to 1.0 × 10 14 (ions / cm 2) to have a dose.
이어 상기 희생소자분리영역이 제거된 부분에 제1 내지 제4필드산화막(56a, 56b, 56c, 56d)을 재차 성장시켜서 반도체 기판 표면과 0 내지 0.1㎛의 단차를 형성하도록 한다.Subsequently, the first to fourth field oxide films 56a, 56b, 56c, and 56d are grown again on the portion where the sacrificial device isolation region is removed to form a step of 0 to 0.1 mu m with the surface of the semiconductor substrate.
제3c도는 게이트 전극(66) 및 중농도 소오스/드레인 영역(68, 69)을 형성하는 단계를 표시한 것이다. 구체적으로, 제2필드산화막(56b)과 제3필드산화막(56c) 사이의 반도체 기판 표면에 500~1500Å의 고내압용 게이트 산화막을 형성하고, 이를 패터닝하여 고내압 트랜지스터 게이트 영역을 제외하고 잔여부분의 산화막을 식각한 후, 100~400Å의 저압용 트랜지스터 게이트 산화막(64)을 형성한다. 상기 산화막 상에 3000~4500Å의 폴리실리콘층을 적층한 다음 이를 패터닝하여 게이트 전극(66)을 형성한다.3C shows the steps of forming the gate electrode 66 and the heavy source / drain regions 68 and 69. Specifically, a high breakdown voltage gate oxide film of 500-1500 kV is formed on the surface of the semiconductor substrate between the second field oxide film 56b and the third field oxide film 56c, and patterned, thereby remaining portions except the high breakdown voltage transistor gate region. After the oxide film is etched, a low-voltage transistor gate oxide film 64 of 100 to 400 kV is formed. A gate electrode 66 is formed by stacking a polysilicon layer of 3000 to 4500 4 on the oxide film and then patterning the polysilicon layer.
이어 제1필드산화막(56a)과 제2필드산화막(56b) 사이 및 제3필드산화막(56c)과 제4필드산화막(56d) 아래의 영역에 전계최고치를 완화시키기 위하여 기판과 반대도전형의 불순물을 이온주입한후, 어닐링을 실시하여 중농도 소오스/드레인 영역(68, 69)을 형성한다. 상기 불순물이 N형일 경우 이온주입조건은 200~400keV의 에너지와 5.0×1012~5.0×1013(ions/㎠)의 도즈량을 갖도록 한다.Subsequently, an impurity of opposite conductivity to the substrate is used to mitigate the electric field maximum between the first field oxide film 56a and the second field oxide film 56b and beneath the third field oxide film 56c and the fourth field oxide film 56d. After ion implantation, annealing is performed to form the concentration source / drain regions 68 and 69. When the impurity is N-type, the ion implantation conditions have an energy of 200 to 400 keV and a dose of 5.0 × 10 12 to 5.0 × 10 13 (ions / cm 2).
제3d도는 고농도 소오스/드레인 영역(70, 71)을 형성하는 단계를 표시한 것이다. 구체적으로 상기 중농도 소오스/드레인 영역(68, 69)에 기판과 반대도전형의 불순물을 이온주입한후, 확산공정을 진행하여 고농도(N+) 소오스/드레인 영역(70/71)을 형성한다. 상기 불순물이 N형일 경우 40~100keV의 에너지와 1.0×1015~1.0×1016(ions/㎠)의 도즈량을 갖도록 하고, P형일 경우 40~80keV의 에너지와 1.0×1015~1.0×1016(ions/㎠)의 도즈량을 갖도록 한다.FIG. 3d shows the step of forming the high concentration source / drain regions 70 and 71. Specifically, after implanting impurities opposite to the substrate into the medium source / drain regions 68 and 69, a diffusion process is performed to form a high concentration (N + ) source / drain region 70/71. . When the impurity is N-type, it has an energy of 40-100 keV and a dose amount of 1.0 × 10 15 -1.0 × 10 16 (ions / cm 2), and in the case of P-type, 40-80 keV energy and 1.0 × 10 15 -1.0 × 10 The dose amount is 16 (ions / cm 2).
상술한 바와 같이 본 발명에 의한 고내압 트랜지스터 및 그 제조방법에 따르면, 첫째, 공정이 크게 복잡하지 않으면서도 높은 동작전압을 얻을 수 있다.As described above, according to the high breakdown voltage transistor and the manufacturing method thereof according to the present invention, firstly, a high operating voltage can be obtained without a complicated process.
둘째, 필드산화막이 실리콘 표면위로 작게 나오므로 평탄화 공정에 상당한 도움이 된다.Second, the field oxide film comes out small on the silicon surface, which is very helpful for the planarization process.
본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당해 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.
Claims (9)
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