KR0164506B1 - Protecting device from static electricity - Google Patents
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Abstract
본 발명은 웰 콘택과 가장 멀리 떨어진 드레인 영역과 입·출력 배선 영역사이에 저항을 형성하여 드레인의 주변에 전류가 밀집하여 보호 소자를 파괴하는 종래의 단점을 극복하므로써, 전류의 고른 분포를 가지도록 한 정전기 보호 소자에 관한 것으로서, 반도체 회로의 신뢰성을 향상시키는데 기여할 수 있다.The present invention forms a resistance between the well contact and the drain region farthest away from the input / output wiring region, thereby overcoming the conventional disadvantage of destroying the protection element by dense current around the drain, so as to have an even distribution of current. The present invention relates to an electrostatic protection device, which may contribute to improving the reliability of a semiconductor circuit.
Description
제1도는 종래의 정전기 보호용 NMOS의 평면도.1 is a plan view of a conventional NMOS for electrostatic protection.
제2도는 본 발명의 실시예에 따른 정전기 보호용 NMOS의 평면도.2 is a plan view of an NMOS for electrostatic protection according to an embodiment of the present invention.
제3도는 출력 전압에 따른 스트레스 전류값을 나타낸 그래프.3 is a graph showing the stress current value according to the output voltage.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
OUT : 입·출력 배선 영역 SS : 접지 배선 영역OUT: I / O wiring area SS: Ground wiring area
S1,S2,S3,S4: 소오스 D1,D2,D3: 드레인S 1 , S 2 , S 3 , S 4 : Source D 1 , D 2 , D 3 : Drain
G : 게이트 영역 SC : 소오스 콘택G: Gate area SC: Source contact
WC : 웰 콘택 DC : 드레인 콘택WC: Well Contact DC: Drain Contact
L1,L2,L3,L4,L5,L6: 게이트 RA: A 영역에 형성된 저항L 1 , L 2 , L 3 , L 4 , L 5 , L 6 : Gate R A : Resistance formed in A region
본 발명은 정전기 보호 정치에 관한 것으로서, 구체적으로 모스내의 웰 콘택홀과 가장 멀리 떨어진 드레인 영역과 입·출력 배선 영역 사이에 저항을 형성하므로써, 드레인 영역에서의 전류 밀집 현상을 방지하여 전류 특성을 향상시킨 모스 트랜지스터에 관한 것이다.The present invention relates to an electrostatic protection station. Specifically, a resistance is formed between a well contact hole in a morse and a drain region farthest away from an input / output wiring region, thereby preventing current condensation in the drain region to improve current characteristics. To a MOS transistor.
정전기 보호 소자로서 대개 다이오드나 모스 트랜지스터를 사용하는데, 모스 트랜지스터는 다이오드에 비하여 누설전류가 큰 단점은 있지만, 트리거링(Triggering) 전압, 스냅백(Snap-back) 전압, 다이나믹(Dynamic) 저항면에서 우수한 특성을 가지고 있다.As a static protection device, a diode or a MOS transistor is usually used. Although a MOS transistor has a large leakage current compared to a diode, the MOS transistor has excellent characteristics in terms of triggering voltage, snap-back voltage, and dynamic resistance. Has characteristics.
정전기로 인한 과전압 보호소자로 사용하는 NMOS의 전류특성을 향상시키기 위하여 NMOS의 게이트의 폭을 크게 하는데, 이는 정전기 보호 소자로서의 방전 특성이 NMOS의 게이트의 폭에 좌우되기 때문이다.In order to improve the current characteristics of the NMOS used as the overvoltage protection device due to static electricity, the width of the gate of the NMOS is increased because the discharge characteristics as the static electricity protection device depend on the width of the gate of the NMOS.
결과적으로, 정전기 보호 성능은 모스 트랜지스터의 게이트의 폭에 절대적으로 의존한다는 것을 알 수 있으며, 반도체 칩의 제한이나 회로 배치의 모양 때문에 게이트의 폭을 늘리지 못하는 경우, 종래에는 핑거형 구조를 사용하여 왔다.As a result, it can be seen that the electrostatic protection performance is absolutely dependent on the width of the gate of the MOS transistor. In the case where the gate width cannot be increased due to the limitation of the semiconductor chip or the shape of the circuit arrangement, the finger-type structure has been conventionally used. .
제1도는 종래의 방법에 의한 NMOS의 평면도이다.1 is a plan view of an NMOS by a conventional method.
제1도를 참조하면, NMOS의 소오스(S1-S4)와 드레인(D1-D3)이 교대로 형성되어 있고, 소오스(S1-S4)와 드레인(D1-D3)영역 사이로 핑거형의 게이트 영역(G)이 형성 되어 있다. 또한, 입·출력 배선 영역(OUT)이 각각의 드레인 영역(D1-D3)과 연결되어 형성되고, 소오스(S1-S4)와 드레인(D1-D3)은 웰(W)내에 형성되어 있고, 각각의 소오스(S1-S4)와 웬 콘택(WC)은 접지 배선 영역(SS)에 연결되어 있다.Referring to FIG. 1, the NMOS source (S 1 -S 4) and the drain (D 1 -D 3) are formed alternately, a source (S 1 -S 4) and the drain (D 1 -D 3) A finger gate region G is formed between the regions. In addition, the input and output wiring regions OUT are connected to the respective drain regions D 1 -D 3 , and the source S 1 -S 4 and the drains D 1 -D 3 are wells W. Each source S 1 -S 4 and the row contact WC are formed in the ground wiring region SS.
그러나, 종래의 방법에 EK른 게이트가 핑거형 구조를 가지는 NMOS에서는 다음과 같은 문제가 발생한다.However, the following problem occurs in the NMOS in which the gate of the EK has a finger-like structure in the conventional method.
웬 콘택(WC)과 가까운 거리에 있는 드레인(D1,D3)에서는 정공이 대부분 웰 콘택(WC)으로 빠져나가서 트리거링이 늦게 일어나는 반면에 웰 콘택(WC)과 멀리 떨어져 있는 드레인(D2)에서는 트리거링이 빨리 일어난다.In the drain (D 1 , D 3 ) close to the wen contact (WC), the holes mostly escape to the well contact (WC), resulting in late triggering, while the drain (D 2 ) away from the well contact (WC). Triggering happens quickly.
그 이유는 가장 멀리 떨어진 소오스(S2,S3)부분의 웰 저항이 가장 크므로 충돌 이온화(Impact Ionization)로 발생된 정공이 소오스(S2,S3)만을 지나갈때 큰 웰 바이어스가 생기고, 또한 웰 콘택과 가까운 곳보다 소오스(S2,S3)밑의 정공의 축적 현상이 활발하기 때문이다. 일단 트리거링 된 곳은 많은 전류가 유입되게 되어서 드레인 영역(D2)의 주변에 전류가 밀집하는 현상이 일어나게 된다. 이와 같이 드레인(D2)의 측면에 전류가 밀집하는 현상은 정전기 보호 소자를 파괴하는 원인이 되고 있으며, 이는 내부 회로를 보호하기 위하여 탑재된 보호 소자로서의 치명적인 단점이 아닐 수 없다.The reason is that the well resistance of the farthest source (S 2 , S 3 ) portion is the largest, so that a large well bias occurs when holes generated by impact ionization pass only through the source (S 2 , S 3 ), This is because the accumulation of holes under the source (S 2 , S 3 ) is more active than near the well contact. Once triggered, a large amount of current flows in, so that a current is concentrated around the drain region D 2 . As such, a phenomenon in which current is concentrated on the side of the drain D 2 causes the static electricity protection element to be destroyed, which is a fatal disadvantage as a protection element mounted to protect the internal circuit.
본 발명은 상기와 같은 문제점을 개선하기 위한 것으로서, 확산에 의한 저항이나 폴리 실리콘 저항을 형성하여 드레인(D2)의 주변에 전류가 밀집하는 현상을 개선시킨 정전기 보호 장치를 제공하는 데에 목적이 있다.An object of the present invention is to provide a static electricity protection device that improves the phenomenon that the current is concentrated around the drain (D 2 ) by forming a resistance by diffusion or a polysilicon resistance. have.
상기와 같은 목적을 달성하기 위한 본 발명의 특징은 소오스와 드레인이 교대로 형성되고; 소오스와 드레인 사이로 핑거형의 게이트 영역이 형성 되며, 입·출력 배선 영역이 각각의 드레인과 전기적으로 연결되고; 접지 배선 영역은 각각의 소오스와 웰 콘택이 전기적으로 연결된, 모스 트랜지스터에 있어서, 웰 콘택홀과 거리가 먼 드레인의 측면에 전류가 밀집하는 현상을 방지하기 위하여, 웰 콘택홀과 가장 거리가 멀리 떨어진 드레인의 콘택홀과 입·출력 배선 영역 사이에 저항이 형성된 구조를 포함한다.Features of the present invention for achieving the above object is the source and the drain is formed alternately; A finger-type gate region is formed between the source and the drain, and the input and output wiring regions are electrically connected to the respective drains; In the MOS transistor in which the source wiring region is electrically connected to each source and well contact, the ground wiring region is farthest from the well contact hole to prevent the current from condensing on the side of the drain that is far from the well contact hole. And a structure in which a resistance is formed between the contact hole of the drain and the input / output wiring area.
본 발명의 다른 특징은 상기 저항은 확산 저항과 폴리실리콘 저항중 하나인것을 포함하는 것이다.Another feature of the invention is that the resistor comprises one of a diffusion resistor and a polysilicon resistor.
첨부된 도면과 함께 본 발명의 상세한 설명을 하면 다음과 같다.Detailed description of the present invention together with the accompanying drawings as follows.
제2도는 본 발명의 실시예에 따른 NMOS 구조의 평면도이다.2 is a plan view of an NMOS structure according to an embodiment of the present invention.
제2도를 참조하면, NMOS의 소오스(S1-S4)와 드레인(D1-D3)이 교대로 형성되어 있고, 소오스(S1-S4)와 드레인(D1-D3)영역 사이로 핑거형의 게이트 영역(G)이 형성 되어 있다. 또한 입·출력 배선 영역(OUT)이 각각의 드레인 영역(D1-D3)의 상부를 전기적으로 연결하면서 형성되어 있으며, 각각의 소오스(S1-S4)와 웰 콘택(WC)은 접지 배선 영역(SS)에 연결되어 있다.Referring to FIG. 2, the NMOS source (S 1 -S 4) and the drain (D 1 -D 3) are formed alternately, a source (S 1 -S 4) and the drain (D 1 -D 3) A finger gate region G is formed between the regions. In addition, the input and output wiring regions OUT are formed while electrically connecting the upper portions of the respective drain regions D 1 -D 3 , and each source S 1 -S 4 and the well contact WC are grounded. It is connected to the wiring area SS.
또한, 웰 콘택(WC)과 거리가 먼 드레인(D2)의 측면에 전류가 밀집하는 현상을 방지하기 위하여 웰 콘택(WC)과 가장 거리가 멀리 떨어진 드레인의 콘택(DC)과 입·출력 배선 영역(OUT)의 사이(A)에 저항을 형성하는데 있어서. 확산 저항이나 폴리 실리콘 저항을 형성한다.Also, in order to prevent the current from condensing on the side surface of the drain D 2 far from the well contact WC, the contact DC and the input / output wiring of the drain farthest from the well contact WC In forming a resistance A between the regions OUT. Forms diffusion resistance or polysilicon resistance.
이와 같이, A영역에 저항을 형성시킨 NMOS로 된 정전기 보호 소자에 정전기가 인가되면, 웰 콘택(WC)에서 가장 먼 드레인(D2)을 통해 전류가 유입되기 시작하고, 저항(RA)을 통해 입출력 배선 영역(OUT)의 전압이 증가하여, 먼저 트리거된 드레인(D2)이 파괴되기 전에 다른 드레인(D1,D3)도 트리거된다. 이때, 트리거링이 일어나기 전까지의 소자내 저항은 수㏁∼수백㏁이 되기 때문에 웰 콘택 홀에서 가장 멀리 떨어진 드레인단에 저항을 달아준다 하더라도 트리거링 전압이나 전류는 전혀 변하지 않게 된다.As such, when static electricity is applied to the NMOS electrostatic protection device having the resistance formed in the A region, current begins to flow through the drain D 2 farthest from the well contact WC, and the resistance R A is increased. As a result, the voltage of the input / output wiring area OUT increases, so that other drains D 1 and D 3 are also triggered before the first triggered drain D 2 is destroyed. At this time, since the resistance in the device until the triggering occurs in the range of several hundreds to hundreds of kΩ, the triggering voltage or current does not change at all even if the resistance is applied to the drain terminal farthest from the well contact hole.
그러나, 일단 트리거 되면 소자내 저항은 수Ω 정도가 되고, 이때부터 상기 저항이 영향을 주어서 아래 수식과 제3도에 나타난 바와 같이, 출려단 전압을 증가 시키게 되므로써 다른 드레인단으로 과전류가 주입되게 된다.However, once triggered, the internal resistance of the device becomes several orders of magnitude. From then on, the resistance affects the overcurrent injected into the other drain stage by increasing the source voltage as shown in the following equation and FIG. .
Vo = ISTRESS× (RDYNAMIC+ RA)Vo = I STRESS × (R DYNAMIC + R A )
이때, ISTRESS는 정전기로 인한 과전류를 나타내고, RDYNAMIC은 소자내의 저항, RA는 A영역에 형성된 저항이다.At this time, I STRESS represents overcurrent due to static electricity, R DYNAMIC represents a resistance in the device, and R A represents a resistance formed in the A region.
ISTRESS전류가 흐를때 기존의 구조에서는 출력 전압이 V1이어서 웰 콘택과 가장 멀리 떨어진 드레인으로만 전류가 밀집하는 반면에 본 발명의 구조에서는 A영역에 저항을 형성하여 출력 전압이 V2가 되도록 하여 다른 드레인단으로도 과전류가 흘러 가도록 한다.In the conventional structure, when the I STRESS current flows, the output voltage is V 1 so that the current is concentrated only to the drain farthest from the well contact, whereas in the structure of the present invention, a resistance is formed in the A region so that the output voltage is V 2 . So that overcurrent flows to other drain stages.
상기와 같은 본 발명에 따르면, 드레인은 콘택과 출력 단자사이에 저항을 형성하므로써, 드레인의 주변에 전류가 밀집하는 현상을 근본적으로 제거하여 정전기 방전 특성을 향상시켰다.According to the present invention as described above, the drain is formed by forming a resistance between the contact and the output terminal, thereby essentially eliminating the phenomenon that the current is concentrated around the drain to improve the electrostatic discharge characteristics.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950046229A KR0164506B1 (en) | 1995-12-02 | 1995-12-02 | Protecting device from static electricity |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950046229A KR0164506B1 (en) | 1995-12-02 | 1995-12-02 | Protecting device from static electricity |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970053922A KR970053922A (en) | 1997-07-31 |
| KR0164506B1 true KR0164506B1 (en) | 1998-12-15 |
Family
ID=19437469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950046229A KR0164506B1 (en) | 1995-12-02 | 1995-12-02 | Protecting device from static electricity |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0164506B1 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990024644A (en) * | 1997-09-04 | 1999-04-06 | 윤종용 | Transistor connection structure to prevent electrostatic destruction |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100336571B1 (en) * | 1999-06-29 | 2002-05-11 | 박종섭 | ESD circuit and manufacturing method |
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1995
- 1995-12-02 KR KR1019950046229A patent/KR0164506B1/en not_active IP Right Cessation
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| KR19990024644A (en) * | 1997-09-04 | 1999-04-06 | 윤종용 | Transistor connection structure to prevent electrostatic destruction |
Also Published As
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|---|---|
| KR970053922A (en) | 1997-07-31 |
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