KR100192952B1 - Electrostatic protecting device - Google Patents
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Abstract
반도체 장치의 정전기 보호소자에 관하여 개시한다. 본 발명은 반도체 기판에 형성된 P형 웰과, 상기 P형 웰 내의 반도체 기판의 제1 액티브 영역에 형성되고 입출력 패드에 연결된 제1 N+영역과, 상기 제1 N+영역에 연결된 저항과, 상기 제1 N+영역과 소정거리 떨어지고 상기 P웰 내의 제1 액티브 영역에 형성되고 Vss단자와 연결된 제2 N+ 영역과, 상기 P형 웰 내에 상기 제1 액티브 영역과 소정거리 이격된 제2 액티브 영역에 N+ 소오스, N+ 드레인 및 게이트로 구성된 NMOS가 형성되어 있고, 상기 N+ 소오스 및 게이트는 P+웰콘택과 함께 Vss단자에 연결되고 N+ 드레인은 입출력 패드에 연결된 것을 특징으로 하는 반도체 장치의 정전기 보호소자를 제공한다. 본 발명의 반도체 장치의 정전기 보호소자에 의하면, 종래에 정전기 방전수준을 떨어뜨렸던 전류 밀집 현상을 방지할 수 있다.An electrostatic protection element of a semiconductor device is disclosed. Type well formed in a semiconductor substrate, a first N + region formed in a first active region of the semiconductor substrate in the P-type well and connected to the input / output pad, a resistor connected to the first N + region, A second N + region formed at the first active region in the P well and connected to the Vss terminal, the second N + region being spaced apart from the N + region by a predetermined distance, and a second active region spaced apart from the first active region by a predetermined distance, An N + drain and a gate are formed, and the N + source and the gate are connected to the Vss terminal together with the P + well contact and the N + drain is connected to the input / output pad. According to the electrostatic protection device of the semiconductor device of the present invention, it is possible to prevent a current densification phenomenon which has conventionally lowered the electrostatic discharge level.
Description
본 발명은 반도체 장치의 정전기 보호소자에 관한 것으로, 특히 국부적인 전류 밀집현상을 방지할 수 있는 반도체 장치의 정전기 보호소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electrostatic protection device for a semiconductor device, and more particularly, to an electrostatic protection device for a semiconductor device capable of preventing a local current densification phenomenon.
정전기 보호소자로는 다이오드를 사용할 수도 있는 데, 다이오드는 과전류 방전시 자체 저항이 증가하여 방전효율이 떨어지고 내부 회로가 파손될 가능성이 높다.A diode may be used as an electrostatic discharge protection diode, but the self-resistance of the diode increases due to the over-current discharge, so that the discharge efficiency is lowered and the internal circuit is likely to be damaged.
이를 해결하기 위하여, NMOS가 제안되었다. NMOS는 트리거(trigger) 전압, 스냅백(snap-back) 전압 및 다이내믹 저항 등 모든 면에서 우수하다. 그런데, NMOS 소자는 정전기 보호능력을 향상시키기 위해서 게이트 폭을 크게 유지하여야 하는데, 칩 사이즈의 제한이나 회로배치 모양 때문에 한쪽방향으로 게이트 폭을 늘리지 못하기 때문에 손가락(finger) 또는 사다리(ladder) 구조를 사용하지 않을 수 없게 되었다. 여기서, 종래의 손가락 또는 사다리 구조를 이용한 반도체 장치의 정전기 보호소자를 설명한다.To solve this problem, NMOS has been proposed. NMOS is excellent in all aspects, including trigger voltage, snap-back voltage, and dynamic resistance. However, the NMOS device must maintain a large gate width in order to improve the electrostatic protection capability. Since the gate width can not be increased in one direction due to the restriction of the chip size or the shape of the circuit arrangement, a finger or a ladder structure I can not use it. Here, an electrostatic protection device of a semiconductor device using a conventional finger or ladder structure will be described.
도 1은 종래기술에 의한 반도체 장치의 정전기 보호소자의 레이아웃도이다.1 is a layout view of an electrostatic protection element of a semiconductor device according to the prior art.
도 1에서, 종래의 정전기 보호소자는 드레인(1)과, 게이트(3)와, 소오스(5)로 구성된 NMOS와 P웰 콘택(7)으로 구성되어 있으며, 입출력 패드로 부터 유입된 전류가 Vss 단자로 방전되도록 되어 있다.1, a conventional electrostatic protection device is composed of an NMOS and a P-well contact 7 composed of a drain 1, a gate 3, and a source 5, and a current flowing from the input / Respectively.
그런데, 상술한 바와 같은 종래의 반도체 장치의 정전기 보호소자는 참조번호 9로 표시한 부분(빗금친 부분)에 전류밀집 현상이 일어난다. 그 이유는 P웰 콘택(7)과 소오스사이의 거리 차에 의한 웰 저항 때문이다.However, in the conventional electrostatic protection device of the conventional semiconductor device as described above, a current crowding phenomenon occurs in a portion indicated by reference numeral 9 (hatched portion). This is because of the resistance of the well due to the difference in distance between the P-well contact 7 and the source.
다시 말하면, 충돌 이온화에 의해서 각 드레인단에 발생한 전자 및 홀쌍중에서 홀들은 P+ 웰 콘택(7)을 통하여 빠져나가지만 소오스에 축적되어 소오스에 대한 웰 포텐셜을 증가시켜 소오스를 턴온시키기도 한다. 이러한 소오스 턴온현상은 웰 콘택에서 멀리 떨어진 소오스에서 더욱 왕성하며 결국 참조번호 9로 표시한 드레인 접합부분에서 충돌 이온화율이 증가하게 되어 전류가 밀집하게 된다. 이렇게 전류가 특정 부위에 밀집하게 되면 정전기 보호소자의 성능이 떨어지게 되는 문제점이 있다.In other words, out of the electron and hole pairs generated at each drain end by the impact ionization, the holes escape through the P + well contact 7, but they are accumulated in the source to increase the well potential for the source to turn on the source. This source turn-on phenomenon is more prominent in the source far from the well contact, and eventually the collision ionization rate increases at the drain junction indicated by reference numeral 9, resulting in current crowding. If the current is concentrated in a specific region, the performance of the electrostatic protection device deteriorates.
따라서, 본 발명의 기술적 과제는 상술한 전류 밀집 현상을 방지할 수 있는 반도체 장치의 정전기 보호소자를 제공하는 데 있다.SUMMARY OF THE INVENTION It is therefore an object of the present invention to provide an electrostatic protection device for a semiconductor device capable of preventing the above-described current densification phenomenon.
상기 목적을 달성하기 위하여, 본 발명은 반도체 기판에 형성된 P형 웰과, 상기 P형 웰 내의 반도체 기판의 제1 액티브 영역에 형성되고 입출력 패드에 연결된 제1 N+영역과, 상기 제1 N+영역에 연결된 저항과, 상기 제1 N+영역과 소정거리 떨어지고 상기 P웰 내의 제1 액티브 영역에 형성되고 Vss단자와 연결된 제2 N+ 영역과, 상기 P형 웰 내에 상기 제1 액티브 영역과 소정거리 이격된 제2 액티브 영역에 N+ 소오스, N+ 드레인 및 게이트로 구성된 NMOS가 형성되어 있고, 상기 N+ 소오스 및 게이트 그리고 P+웰콘택은 Vss단자에 연결되고 N+ 드레인은 입출력 패드에 연결된 것을 특징으로 하는 반도체 장치의 정전기 보호소자를 제공한다.To achieve the above object, the present invention provides a semiconductor device comprising: a P-type well formed in a semiconductor substrate; a first N + region formed in a first active region of the semiconductor substrate in the P-type well and connected to an input / output pad; A second N + region formed at a first distance from the first N + region and formed at a first active region in the P well and connected to a Vss terminal, and a second N + region formed at a distance from the first active region, Source and gate, and the P + well contact is connected to the Vss terminal and the N + drain is connected to the input / output pad. 2. The semiconductor device according to claim 1, wherein the N + Device.
또한, 본 발명의 소자는 제 1 전도형의 반도체 기판; 상기 반도체 기판에 형성된 제 2 전도형의 웰영역; 접지단자와 연결되고, 상기 제 2 전도형 웰영역의 주변부에 형성된 고농도의 제 2 전도형의 웰콘택영역; 상기 웰콘택영역으로 둘러싸인 상기 웰영역내의 제 1 액티브영역에 형성되고, 제 1 전류전극은 저항을 통하여 입출력패드에 연결되고, 제 2 전류전극은 상기 접지단자에 연결되고, 제어전극은 플로팅된 제 1 전도형의 제 1 트랜지스터; 상기 제 1 액티브영역과는 소정거리로 이격되고 상기 웰콘택영역으로 둘러싸인 상기 웰영역내의 제 2 액티브 영역에 형성되고, 제 1 전류전극은 상기 입출력패드에 연결되고 제 2 전류전극과 제어전극은 상기 접지단자에 연결되고, 상기 제 1 전도형 트랜지스터의 채널길이 보다 작은 채널길이를 가진 복수의 제 1 전도형의 제 2 트랜지스터들을 구비하는 것을 특징으로 한다.Further, the device of the present invention includes: a semiconductor substrate of a first conductivity type; A well region of a second conductivity type formed in the semiconductor substrate; A second conductivity type well contact region connected to the ground terminal and formed in a peripheral portion of the second conductivity type well region; The first current electrode is connected to the input / output pad through a resistor, the second current electrode is connected to the ground terminal, and the control electrode is connected to the floating electrode 1 conduction type first transistor; A first current electrode is connected to the input / output pad, and a second current electrode and a control electrode are connected to the first active electrode and the second active electrode, And a plurality of second transistors of a first conduction type connected to a ground terminal and having a channel length smaller than a channel length of the first conduction type transistor.
본 발명의 반도체 장치의 정전기 보호소자에 의하면, 종래에 발생하던 전류 밀집 현상을 방지할 수 있다.According to the electrostatic protection element of the semiconductor device of the present invention, it is possible to prevent the current crowding phenomenon which has conventionally occurred.
도 1은 종래기술에 의한 반도체 장치의 정전기 보호소자의 레이아웃도이다.1 is a layout view of an electrostatic protection element of a semiconductor device according to the prior art.
도 2는 본 발명에 의한 반도체 장치의 정전기 보호소자의 레이아웃도이다.2 is a layout view of an electrostatic protection element of a semiconductor device according to the present invention.
도 3은 본 발명의 반도체 장치의 정전기 보호소자의 등가회로도이다.3 is an equivalent circuit diagram of an electrostatic protection device of a semiconductor device of the present invention.
도 4는 본 발명의 반도체 장치의 정전기 보호소자의 단면도이다.4 is a cross-sectional view of an electrostatic protection device of a semiconductor device of the present invention.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 의한 반도체 장치의 정전기 보호소자의 레이아웃도이고, 도 3은 본 발명의 반도체 장치의 정전기 보호소자의 등가회로도이고, 도 4는 본 발명의 반도체 장치의 정전기 보호소자의 단면도이다.3 is an equivalent circuit diagram of an electrostatic protection element of the semiconductor device of the present invention, and FIG. 4 is a cross-sectional view of the electrostatic protection element of the semiconductor device of the present invention .
먼저, 도 3을 이용하여 본 발명의 동작원리를 설명하면, 채널길이가 작은 제 1 액티브영역의 NMOS(LNPN)가 턴온된 후 유입되는 전류 I1이 M2의 드레인 전압을 쉽게 상승시켜 M2의 모든 드레인을 통하여 전류가 유입된다. 왜냐하면, VM2,drain은 VM1+ I1R이기 때문이다.First, when explaining the operation principle of the present invention it will be described with reference to figure 3, after the NMOS (LNPN) of the first active region has a channel length smaller turn-on current I 1 flowing into the to easily increase the drain voltage of M 2 M 2 The current flows through all the drains of the transistor. This is because V M2 , drain is V M1 + I 1 R.
다음에, 도 2 및 도 4를 이용하여 본 발명의 정전기 보호소자의 구조를 설명하면, N형 또는 P형의 반도체 기판(11)에 P웰영역(13)이 형성되어 있다. 상기 P웰영역(13)의 주변부에는 P+ 웰콘택영역(22)이 형성된다. 웰콘택영역(22)로 둘러싸인 웰영역(13)내에는 제1 액티브 영역(14)과 제2 액티브 영역(18)이 한정된다.Next, the structure of the electrostatic protection device of the present invention will be described with reference to FIGS. 2 and 4. A P-well region 13 is formed in an N-type or P-type semiconductor substrate 11. A P + well contact region 22 is formed in the periphery of the P well region 13. The first active region 14 and the second active region 18 are defined in the well region 13 surrounded by the well contact region 22. [
상기 제1 액티브 영역(14)에는 입출력 패드(I/O)에 연결되어 제 1 전류전극으로 제공되는 제1 N+영역(15)와, 상기 제1 N+영역(15)과 소정거리 떨어지고 상기 P웰영역(13) 내의 제1 액티브 영역(14)에 형성되고 Vss단자, 즉 접지단자와 연결되어 제 2 전류전극으로 제공되는 제2 N+ 영역(17)이 형성되어 있다. 제어전극으로 제공되는 게이트전극(16)은 플로팅상태로 유지된다. 그리고, 상기 제1 N+영역(15)에는 저항(R)이 연결되어 있다. 저항(R)은 액티브 저항, 웰저항, 폴리실리콘저항 등으로 구서오할 수 있다. 이렇게 되면, 제1 액티브 영역(14)에는 웰저항이 크고 턴온전압이 작으면서 면적도 작은 제 1 트랜지스터인 NMOS가 형성된다.The first active region 14 includes a first N + region 15 connected to an input / output pad I / O and provided as a first current electrode, and a second N + region 15 spaced apart from the first N + region 15 by a predetermined distance, A second N + region 17 is formed in the first active region 14 in the region 13 and connected to the Vss terminal, i.e., the ground terminal, to be provided as a second current electrode. And the gate electrode 16 provided as a control electrode is kept in a floating state. A resistor R is connected to the first N + region 15. The resistor R can be formed by an active resistance, a well resistance, a polysilicon resistance, or the like. In this case, the first active region 14 is formed with the NMOS which is the first transistor with a large resistance of the well, a small turn-on voltage and a small area.
상기 P 웰영역(13) 내에 상기 제1 액티브 영역(14)과 소정거리 이격된 제2 액티브 영역(18)에는 N+ 소오스(19), N+ 드레인(21) 및 게이트(23)로 구성된 복수의 NMOS가 형성되어 있고, 상기 N+ 소오스(19) 및 게이트(21)와 P+ 웰콘택영역(22)은 Vss 단자에 연결되어 있고, N+ 드레인(21)은 입출력 패드에 연결되어 있다. 그리고, 상기 제 2 액티브영역(18)의 각 NMOS의 채널 길이(L2)는 상기 제 1 액티브영역(14)의 NMOS의 채널길이(L1)보다 크게 형성한다.A plurality of NMOSs (N +) 19, N + drains 21 and gates 23 are formed in the P-well region 13 in the second active region 18 spaced apart from the first active region 14 by a predetermined distance. And the N + source 21 and the P + well contact region 22 are connected to the Vss terminal and the N + drain 21 is connected to the input / output pad. The channel length L 2 of each NMOS of the second active region 18 is larger than the channel length L 1 of the NMOS of the first active region 14.
결과적으로, 본 발명의 반도체 장치의 정전기 보호소자에서 제 2 액티브영역(18)의 NMOS의 드레인 전압이 제 1 액티브 영역(14)에 존재하는 NMOS의 턴온전압과 드레인 저항에 의해 결정되므로 제 2 액티브 영역(18)에 형성된 모든 NMOS트랜지스터의 드레인 전압이 동시에 증가되어 제 2 액티브영역의 NMOS의 모든 드레인 핑거가 턴온되므로 국부적인 턴온에 의한 전류밀집현상이 방지된다.As a result, since the drain voltage of the NMOS of the second active region 18 in the electrostatic protection element of the semiconductor device of the present invention is determined by the turn-on voltage and the drain resistance of the NMOS existing in the first active region 14, The drain voltage of all the NMOS transistors formed in the region 18 is increased at the same time, and all the drain fingers of the NMOS of the second active region are turned on, thereby preventing current crowding due to local turn-on.
상술한 바와 같이 본 발명의 반도체 장치의 정전기 보호소자는 종래의 정전기 보호소자에서 발생되는 전류밀집현상을 방지하기 위해 턴온전압이 작고 드레인 저항이 달린 NMOS가 주방전역할을 하는 제 2 액티브영역의 NMOS의 모든 핑거를 턴온시켜서 정전기 방전효율을 향상시켰다.As described above, the electrostatic protection device of the semiconductor device of the present invention has a structure in which the NMOS having the small turn-on voltage and the drain resistance is connected to the NMOS of the second active region, All fingers were turned on to improve electrostatic discharge efficiency.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.It is obvious that the present invention is not limited to the above embodiments and that many modifications are possible within the technical scope of the present invention by those skilled in the art.
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