KR0163912B1 - Thin film transistor - Google Patents
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Abstract
이 발명은 박막트랜지스터 액정 디스플레이 소자 및 제조방법에 관한 것으로서, 박막트랜지스터 액정디스플레이 소자를 화소 스위칭 소자로서 사용함에 있어서 만족하는 온전류와 오프전류를 얻게 하기 위한, 기판위에 오프셋영역이 있는 반도체층 패턴이 형성되어 있고, 상기 반도체층 패턴 위에 게이트절연막이 형성되어 있고, 상기 게이트절연막 위에 게이트패턴이 형성되어 있고, 상기 게이트패턴과 상기 게이트절연막의 외주를 둘러싸는 형태로 층간절연막이 형성되어 있고, 상기 게이트절연막 상부에 콘택구멍이 형성되어 있어 콘택구멍을 통하여 상기 반도체층과 연결되어진 모양으로 소오스/드레인 및 풀업게이트가 형성되어 있는 것을 특징으로 하는 박막트랜지스터 액정 디스플레이 소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor liquid crystal display device and a method for manufacturing the same. A gate insulating film is formed on the semiconductor layer pattern, a gate pattern is formed on the gate insulating film, and an interlayer insulating film is formed to surround the outer circumference of the gate pattern and the gate insulating film. The present invention relates to a thin film transistor liquid crystal display device, wherein a contact hole is formed in an upper portion of an insulating layer, and a source / drain and a pull up gate are formed in a form connected to the semiconductor layer through the contact hole.
Description
제1도는 종래의 오프셋영역을 채용한 박막트랜지스터 액정 디스플레이 소자의 측단면도이고,1 is a side cross-sectional view of a thin film transistor liquid crystal display device employing a conventional offset region,
제2도는 종래의 이중게이트를 채용한 박막트랜지스터 액정 디스플레이 소자의 측단면도이고,2 is a side cross-sectional view of a thin film transistor liquid crystal display device employing a conventional double gate,
제3도는 종래의 저농도이온주입(light doped drain: LDD)영역을 채용한 박막트랜지스터 액정 디스플레이 소자의 측단면도이고,3 is a side cross-sectional view of a thin film transistor liquid crystal display device employing a conventional light doped drain (LDD) region,
제4도는 본 발명의 바람직한 실시예에 따른 박막트랜지스터 액정디스플레이 소자의 평면도이고,4 is a plan view of a thin film transistor liquid crystal display device according to a preferred embodiment of the present invention,
제5도는 제4도의 V-V'선에 대한 단면도이고,5 is a cross-sectional view taken along the line V-V 'of FIG.
제6도의 (a)∼(n)는 본 발명의 제1실시예에 따른 박막트랜지스터 액정디스플레이 소자의 제조방법을 나타낸 공정순서도이고,(A) to (n) of FIG. 6 are process flowcharts showing a method for manufacturing a thin film transistor liquid crystal display device according to a first embodiment of the present invention.
제7도는 본 발명의 제2실시예에 따른 박막트랜지스터 액정 디스플레이 소자의 단면도이고,7 is a cross-sectional view of a thin film transistor liquid crystal display device according to a second embodiment of the present invention.
제8도는 본 발명의 제3실시예에 따른 박막트랜지스터 액정 디스플레이 소자의 단면도이다.8 is a cross-sectional view of a thin film transistor liquid crystal display device according to a third embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
2 : 게이트 3 : 게이트절연막2 gate 3 gate insulating film
4 : 소오스/드레인 6 : 오프셋영역4: source / drain 6: offset area
10 : 이중게이트 12 : 저농도이온주입영역10: double gate 12: low concentration ion implantation region
20 : 기판 22 : 반도체층20: substrate 22: semiconductor layer
24 : 게이트절연막 26 : 게이트24: gate insulating film 26: gate
26-1 : 이중게이트 28 : 이온주입26-1: double gate 28: ion implantation
30 : 층간절연막 32 : 콘택홀30: interlayer insulating film 32: contact hole
32-1 : 소오스/드레인 전극을 위한 콘택구멍32-1: contact hole for source / drain electrodes
32-2 : 게이트전극을 위한 콘택구멍32-2: contact hole for gate electrode
34 : 소오스/드레인 36 : 풀업게이트34: source / drain 36: pull-up gate
40 : 화소전극 42 : 데이타선40: pixel electrode 42: data line
44 : 보호막 R : 오프셋영역44: protective film R: offset area
L : 저농도이온주입영역L: Low concentration ion implantation zone
이 발명은 박막트랜지스터 액정 디스플레이 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세히 말하자면 박막트랜지스터 액정디스플레이 소자를 화소 스위칭 소자로서 사용함에 있어서 만족하는 온전류와 오프전류를 얻기 위하여 풀업게이트전극을 형성시킨 폴리실리콘 박막트랜지스터 액정 디스플레이 소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor liquid crystal display device and a method for manufacturing the same, and more particularly, to a polysilicon having a pull-up gate electrode formed to obtain satisfactory on current and off current in using a thin film transistor liquid crystal display device as a pixel switching device. A thin film transistor liquid crystal display device and a method of manufacturing the same.
일반적으로 박막트랜지스터 액정디스플레이 소자는 화소의 점등상태를 독자적으로 제어하는 스위칭소자나 액정디스플레이를 구동하는 논리회로 소자로서 사용된다. 이때 사용되는 박막트랜지스터는 기본적으로 유리나 석영같은 비정질 투명기판 위에서 제조되어야 하기 때문에 액티브층이 비정질실리콘이나 다결정실리콘을 사용한다.In general, a thin film transistor liquid crystal display element is used as a switching element for independently controlling the lighting state of a pixel or as a logic circuit element for driving a liquid crystal display. At this time, the thin film transistor is basically used on an amorphous transparent substrate such as glass or quartz, so the active layer uses amorphous silicon or polycrystalline silicon.
먼저, 다결정실리콘을 액티브층으로 하는 박막트랜지스터 액정디스플레이에 대해 설명한다.First, a thin film transistor liquid crystal display using polycrystalline silicon as an active layer will be described.
비정질실리콘 박막트랜지스터는 누설전류가 1pA 이하이고 온전류와 오프전류의 비가 106이상이므로 각 화소의 점등상태를 스위칭하는 소자로서 적합하다. 그러나 고속동작하는 구동회로를 제조하기에는 이동도가 작기 때문에 별도로 단결정 실리콘 소자로 제조하여 와이어본딩(wire bonding)이나 티씨피(tape carrier package: TCP) 형태로 만들고 이방성도전접착제를 사용하여 열압착하여 외부신호와 연결이 되도록 하여 사용해야 하는 불편함이 있다. 따라서 화소수가 많고 화소간의 피치가 짧아지면 구동회로와 화소부의 접착에서 생산수율이 저하되는 문제가 발생하고 이에 따라 고해상도 및 대형의 액정디스플레이를 구현하기 어려운 문제가 있다.The amorphous silicon thin film transistor is suitable as an element for switching the lighting state of each pixel because the leakage current is 1pA or less and the ratio of on current and off current is 10 6 or more. However, since the mobility is small to manufacture the driving circuit operating at high speed, it is manufactured as a single crystal silicon device separately, and formed into wire bonding or tape carrier package (TCP) and thermally compressed by using an anisotropic conductive adhesive. There is an inconvenience to use the signal and the connection. Therefore, when the number of pixels is large and the pitch between the pixels is shortened, a production yield decreases when the driving circuit and the pixel portion are bonded, thereby making it difficult to realize a high resolution and a large liquid crystal display.
다음, 다결정실리콘을 액티브층으로 하는 박막트랜지스터 액정디스플레이에 대해 설명한다.Next, a thin film transistor liquid crystal display using polycrystalline silicon as an active layer will be described.
다결정실리콘 박막트랜지스터는 비교적 이동도가 커서 화소스위칭소자 뿐만 아니라 동일한 투명기판상에 액정디스플레이 구동회로까지 동시에 집적할 수 있다.The polysilicon thin film transistor has a relatively high mobility and can simultaneously integrate not only a pixel switching element but also a liquid crystal display driving circuit on the same transparent substrate.
따라서 생산성을 높임과 동시에 고해상도 및 대형 액정디스플레이를 실현할 수 있으나, 다결정실리콘 박막트랜지스터는 온전류가 크고 오프전류 역시 커서 화소 스위칭소자로서 만족하기 위한 조건인 충분히 큰 온전류와 충분히 낮은 오프전류를 제공하지 못하는 단점이 있다.Therefore, high productivity and large liquid crystal display can be realized at the same time, but polysilicon thin film transistors have large on-current and large off-current, so that they do not provide sufficiently large on-current and low-off current, which are conditions for satisfying pixel switching devices. There is a disadvantage.
따라서, 화소스위칭소자로서 만족하기 위한 충분히 낮은 오프전류를 제공하는 박막트랜지스터 액정디스플레이 소자가 다음과 같이 제시되었다.Accordingly, a thin film transistor liquid crystal display element providing a sufficiently low off current to satisfy the pixel switching element is presented as follows.
제1도 내지 제3도를 참고로 하여 종래의 박막트랜지스터 액정 디스플레이 소자 및 그 제조방법을 설명하면 다음과 같다.Referring to FIGS. 1 to 3, a conventional thin film transistor liquid crystal display device and a method of manufacturing the same will be described below.
제1도는 종래의 오프셋 영역을 채용한 박막트랜지스터 액정 디스플레이 소자의 측단면도이고, 제2도는 종래의 이중게이트를 채용한 박막트랜지스터 액정 디스플레이 소자의 측단면도이고, 제3도는 종래의 저농도이온주입(light doped drain=LDD)영역을 채용한 박막트랜지스터 액정 디스플레이 소자의 측단면도이다.1 is a side cross-sectional view of a thin film transistor liquid crystal display device employing a conventional offset region, and FIG. 2 is a side cross-sectional view of a thin film transistor liquid crystal display device employing a conventional double gate, and FIG. 3 is a conventional low concentration ion implantation (light) A side cross-sectional view of a thin film transistor liquid crystal display device employing a doped drain (LDD) region.
먼저, 제1도에 도시한 바와 같이 박막트랜지스터 액정디스플레이 소자의 게이트(2)와 소오스/드레인(4) 사이에 도핑이 되지 않는 오프셋(off-set) 영역(6)을 구성하여 오프전류를 줄인다.First, as shown in FIG. 1, an off-doped offset region 6 is formed between the gate 2 and the source / drain 4 of the thin film transistor liquid crystal display device to reduce off current. .
다음, 제2도에 도시한 바와같이 게이트(8)를 두개로 하여 직렬로 연결시킨 이중 게이트(10)를 형성하여 오프전류를 줄인다.Next, as shown in FIG. 2, double gates 10 connected in series with two gates 8 are formed to reduce off current.
다음, 제3도에 도시한 바와 같이 저농도이온주입(light doped drain) 영역(12)을 형성하여 오프전류를 줄인다.Next, as shown in FIG. 3, a light doped drain region 12 is formed to reduce the off current.
그러나, 상기한 오프전류를 줄이기 위한 종래의 방법들은 오프전류를 감소시키지만 온전류도 동시에 감소시키는 단점이 있다.However, the conventional methods for reducing the off current have the disadvantage of reducing the off current but simultaneously reducing the on current.
그러므로 이 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로서, 풀업 게이트전극을 형성하여 온전류의 특성을 향상시킨 박막트랜지스터 액정 디스플레이 소자를 제공하기 위한 것이다.Therefore, an object of the present invention is to provide a thin film transistor liquid crystal display device in which a pull-up gate electrode is formed to improve the characteristics of the on-current.
상기한 목적을 달성하기 위한 이 발명의 구성은, 기판위에 오프셋영역이 있는 반도체층 패턴이 형성되어 있고, 상기 반도체층 패턴 위에 게이트절연막이 형성되어 있고, 상기 게이트절연막 위에 게이트패턴이 형성되어 있고, 상기 게이트패턴과 상기 게이트절연막의 외주를 둘러싸는 형태로 층간절연막이 형성되어 있고, 상기 게이트절연막 상부에 콘택구멍이 형성되어 있어 콘택구멍을 통하여 상기 반도체층과 연결되어진 모양으로 소오스/드레인이 형성되어 있고, 상기 게이트 상부에 풀업게이트가 형성되어 있다.In order to achieve the above object, a constitution of the present invention is that a semiconductor layer pattern having an offset region is formed on a substrate, a gate insulating film is formed on the semiconductor layer pattern, and a gate pattern is formed on the gate insulating film, An interlayer insulating film is formed to surround the gate pattern and the outer circumference of the gate insulating film. A contact hole is formed on the gate insulating film, and a source / drain is formed in the shape of being connected to the semiconductor layer through the contact hole. The pull-up gate is formed on the gate.
상기 목적을 달성하기 위한 이 발명의 박막트랜지스터 액정 디스플레이 소자의 제조방법의 구성은, 기판위에 반도체층을 증착하는 단계와; 상기 반도체층을 패턴하는 단계와, 상기 반도체층 패턴의 외주에 게이트절연막을 형성하는 단계와; 상기 게이트절연막의 외주에 게이트를 형성하는 단계와; 상기 게이트를 패턴하는 단계와; 상기 게이트 패턴시 외부로 노출된 게이트절연막을 통해 이온주입을 하는 단계와; 상기 기판과 상기 게이트절연막과 상기 게이트의 각기 외부로 노출된 부위를 둘러싸는 형태로 층간절연막을 증착하는 단계와; 상기 주입이온의 활성화 단계와; 상기 층간절연막의 상부에 콘택구멍을 형성하는 단계와; 상기 층간절연막의 상부에 메탈을 적층한 후, 패턴하여 소오스/드레인 및 풀업게이트를 형성하는 단계와; 상기 층간절연막의 노출된 상부의 한쪽에 화소전극을 형성하는 단계와; 상기 화소전극의 상부에 보호막을 형성하는 단계로 이루어져 있다.The configuration of the method for manufacturing a thin film transistor liquid crystal display device of the present invention for achieving the above object comprises the steps of: depositing a semiconductor layer on a substrate; Patterning the semiconductor layer, and forming a gate insulating film on an outer circumference of the semiconductor layer pattern; Forming a gate on an outer circumference of the gate insulating film; Patterning the gate; Implanting ions through the gate insulating layer exposed to the outside during the gate pattern; Depositing an interlayer insulating film in a form surrounding the substrate, the gate insulating film, and a portion exposed to the outside of the gate; Activating the implantation ion; Forming a contact hole on the interlayer insulating film; Stacking a metal on top of the interlayer insulating film, and then patterning to form a source / drain and a pull-up gate; Forming a pixel electrode on one of the exposed upper portions of the interlayer insulating film; Forming a passivation layer on the pixel electrode.
이하, 첨부된 도면을 참고로 하여 이 발명의 바람직한 실시예에 따른 박막트랜지스터 액정 디스플레이 소자를 상세히 설명한다.Hereinafter, a thin film transistor liquid crystal display device according to a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.
제4도는 본 발명의 제1실시예에 따른 박막트랜지스터 액정 디스플레이 소자의 평면도이고, 제5도는 제4도의 V-V'선에 대한 단면도이다.FIG. 4 is a plan view of a thin film transistor liquid crystal display device according to a first embodiment of the present invention, and FIG. 5 is a cross-sectional view taken along line V-V 'of FIG.
제6도의 (a)∼(n)은 본 발명의 제1실시예에 따른 박막트랜지스터 액정디스플레이 소자의 제조방법을 나타낸 공정순서도이고, 제7도는 본 발명의 바람직한 제2실시예에 따른 박막트랜지스터 액정 디스플레이 소자의 단면도이고, 제8도는 본 발명의 바람직한 제3실시예에 따른 박막트랜지스터 액정 디스플레이 소자의 단면도이다 .(A) to (n) of FIG. 6 are process flowcharts showing a method of manufacturing a thin film transistor liquid crystal display device according to a first embodiment of the present invention, and FIG. 7 is a thin film transistor liquid crystal according to a second preferred embodiment of the present invention. 8 is a cross-sectional view of a thin film transistor liquid crystal display device according to a third preferred embodiment of the present invention.
상기 제4도 및 제5도에 도시되어 있듯이, 이 발명의 제1실시예에 따른 박막트랜지스터 액정 디스플레이 소자의 구성은, 기판(20)위에 오프셋영역(R)이 있는 반도체층(22) 패턴이 형성되어 있고, 상기 반도체층(22) 패턴 위에 게이트절연막(24)이 형성되어 있고, 상기 게이트절연막(24) 위에 게이트(26)패턴이 형성되어 있고, 상기 게이트(26) 패턴과 상기 게이트절연막(24)의 외주를 둘러싸는 형태로 층간절연막(30)이 형성되어 있고, 상기 게이트절연막(24) 및 층간절연막(30) 상부에 콘택구멍(32)이 형성되어 있어 콘택구멍(32-1)을 통하여 상기 반도체층(26)과 연결되어진 모양으로 소오스/드레인(34)이 형성되어 있고, 상기 게이트(26) 상부의 층간절연막(30) 위에는 콘택구멍(32-2)를 통해 게이트(26)와 연결된 풀업게이트(36)가 형성되어 있다.As shown in FIGS. 4 and 5, the thin film transistor liquid crystal display device according to the first embodiment of the present invention has a semiconductor layer 22 pattern having an offset region R on the substrate 20. A gate insulating film 24 is formed on the semiconductor layer 22 pattern, a gate 26 pattern is formed on the gate insulating film 24, and the gate 26 pattern and the gate insulating film ( An interlayer insulating film 30 is formed to surround the outer circumference of the 24, and contact holes 32 are formed on the gate insulating film 24 and the interlayer insulating film 30 to form the contact holes 32-1. The source / drain 34 is formed to be connected to the semiconductor layer 26 through the semiconductor layer 26, and the contact hole 32-2 is formed on the interlayer insulating layer 30 on the gate 26. Connected pull-up gates 36 are formed.
또한 제6도의 (a)∼(n)에 도시되어 있듯이, 이 발명의 제1실시예에 따른 박막트랜지스터 액정 디스플레이 소자의 제조 방법의 구성은, 기판(20)위에 반도체층(22)을 증착하는 단계와; 상기 반도체층(22)을 패턴하는 단계와; 상기 반도체층(22) 패턴의 외주에 게이트절연막(24)을 형성하는 단계와; 상기 게이트절연막(24)의 외주에 게이트(26)를 형성하는 단계와; 상기 게이트(26)를 패턴하는 단계와; 상기 게이트(26) 패턴시 외부로 노출된 게이트절연막(24)을 통해 이온주입(28)을 하는 단계와; 상기 기판(20)과 상기 게이트절연막(24)과 상기 게이트(26)의 각기 외부로 노출된 부위를 둘러싸는 형태로 층간절연막(30)을 증착하는 단계와; 상기 주입이온(28)의 활성화 단계와; 상기 층간절연막(30)의 상부에 콘택구멍(32)을 형성하는 단계와; 상기 층간절연막(30)의 상부에 메탈을 적층한 후, 패턴하여 소오스/드레인(34) 및 풀업게이트(36)를 형성하는 단계와; 상기 층간절연막(30)의 노출된 상부의 한쪽에 화소전극(40)을 형성하는 단계와; 상기 화소전극(40)의 상부에 보호막(44)을 형성하는 단계로 이루어져 있다.In addition, as shown in FIGS. 6A to 6N, the configuration of the method for manufacturing the thin film transistor liquid crystal display device according to the first embodiment of the present invention is to deposit the semiconductor layer 22 on the substrate 20. Steps; Patterning the semiconductor layer (22); Forming a gate insulating film (24) on an outer circumference of the semiconductor layer (22) pattern; Forming a gate (26) on an outer circumference of the gate insulating film (24); Patterning the gate (26); Performing ion implantation (28) through the gate insulating film (24) exposed to the outside during the gate (26) pattern; Depositing an interlayer insulating film (30) in such a manner as to surround portions exposed to the substrate (20), the gate insulating film (24) and the gate (26) to the outside; Activating the implantation ion (28); Forming a contact hole (32) on the interlayer insulating film (30); Stacking a metal on top of the interlayer insulating film (30) and then patterning to form a source / drain (34) and a pull-up gate (36); Forming a pixel electrode (40) on one of the exposed upper portions of the interlayer insulating film (30); The passivation layer 44 is formed on the pixel electrode 40.
상기 구성에 의한 이 발명의 제1실시예에 따른 박막트랜지스터 액정디스플레이 소자의 제조공정을 구체적으로 설명하면 다음과 같다.The manufacturing process of the thin film transistor liquid crystal display device according to the first embodiment of the present invention by the above configuration will be described in detail.
먼저, 제6도의 (a)에 도시한 바와 같이 기판(20) 위에 반도체층(22)을 증착한다.First, as shown in FIG. 6A, a semiconductor layer 22 is deposited on the substrate 20.
다음, 제6도의 (b)에 도시한 바와 같이 상기 반도체층(22)을 패턴한다.Next, as shown in FIG. 6B, the semiconductor layer 22 is patterned.
다음, 제6도의 (c)에 도시한 바와 같이 상기 반도체층(22) 패턴의 외주에 게이트절연막(24)을 형성한다.Next, as shown in FIG. 6C, the gate insulating film 24 is formed on the outer circumference of the semiconductor layer 22 pattern.
다음, 제6도의 (d)에 도시한 바와 같이 상기 게이트절연막(24)의 외주에 금속을 증착한다.Next, as shown in FIG. 6 (d), metal is deposited on the outer circumference of the gate insulating film 24.
다음 제6도의 (e)에 도시한 바와 같이 상기 게이트(26)를 패턴한다.Next, as shown in FIG. 6E, the gate 26 is patterned.
이때, 제7도에 도시한 바와 같이 게이트 전극의 모양을 이중게이트(26-1) 구조로 패턴할 수 있다.In this case, as shown in FIG. 7, the gate electrode may be patterned in a double gate 26-1 structure.
다음, 제6도의 (f)에 도시한 바와 같이 상기 게이트(26)패턴 후 게이트(26)패턴 및 그 주위를 마스크로 가린 채 이온 주입하여 반도체층(22)에 고농도의 소스 및 드레인 전극(34)을 형성한다.Next, as shown in FIG. 6F, after the gate 26 pattern, the gate 26 pattern and the circumference of the gate 26 pattern are surrounded by a mask and ion implanted to expose the semiconductor layer 22 at a high concentration of source and drain electrodes 34. ).
이때, 소스 및 드레인 전극(34)의 경계와 게이트 전극(26) 경계 사이의 도핑되지 않은 오프셋 영역(R)이 반도체층(22)에 형성되는데, 이 오프셋 영역(R)은 오프 전류를 줄이는 역할을 한다.At this time, an undoped offset region R is formed in the semiconductor layer 22 between the boundary of the source and drain electrodes 34 and the gate electrode 26 boundary, and the offset region R serves to reduce the off current. Do it.
또는 제8도에 도시한 바와 같이 저농도이온주입영역(L)을 형성하여 오프전류를 줄일수도 있다.Alternatively, as shown in FIG. 8, the low concentration ion implantation region L may be formed to reduce the off current.
다음, 제6도의 (g)에 도시한 바와 같이 상기 기판(20)과 상기 게이트 절연막(24)과 상기 게이트(26)의 각기 외부로 노출된 부위를 둘러싸는 형태로 층간절연막(30)을 증착한다.Next, as shown in FIG. 6G, the interlayer insulating film 30 is deposited to surround portions exposed to the outside of the substrate 20, the gate insulating film 24, and the gate 26, respectively. do.
다음, 제6도의 (h)에 도시한 바와 같이 상기 이온주입(28)의 활성화한다.Next, as shown in FIG. 6 (h), the ion implantation 28 is activated.
다음, 제6도의 (i)에 도시한 바와 같이 상기 층간절연막(30)의 상부에 콘택구멍(32)을 형성한다.Next, as shown in FIG. 6 (i), a contact hole 32 is formed in the upper portion of the interlayer insulating film 30. As shown in FIG.
이때 상기 층간절연막(30)의 상부에 소오스/드레인(34) 전극을 위한 콘택구멍(32-1)을 형성하면서 동시에 게이트전극을 위한 콘택구멍 (32-2)을 게이트(26) 전극 위에 형성한다.In this case, a contact hole 32-1 for the source / drain 34 electrode is formed on the interlayer insulating layer 30, and a contact hole 32-2 for the gate electrode is formed on the electrode of the gate 26. .
다음, 제6도의 (j)에 도시한 바와 같이 상기 층간절연막(30)의 상부에 메탈을 적층한 후, 소오스/드레인(34) 전극과 풀업게이트(36) 전극을 형성하기 위하여 메탈 패턴을 한다.Next, as shown in FIG. 6 (j), after the metal is stacked on the interlayer insulating film 30, a metal pattern is formed to form a source / drain 34 electrode and a pull-up gate 36 electrode. .
이때, 상기 풀업게이트(36) 전극은 게이트(26) 패턴을 덮는 형태로 상기 게이트(26)보다 넓게 형성하며 콘택 구멍(32-2)을 통해 상기 게이트(26)와 접촉하도록 한다.In this case, the pull-up gate 36 electrode is formed to be wider than the gate 26 to cover the gate 26 pattern and to contact the gate 26 through the contact hole 32-2.
따라서, 일반적인 오프셋 구조에서는 오프셋 영역(R)의 저항이 크기 때문에 온전류가 줄어들게 되지만, 풀업게이트(36)전극을 형성함에 따라 오프셋 영역(R)에 캐리어가 축적되어 오프셋 영역(R)의 저항을 낮추어 줌으로써 온전류가 향상된다.Therefore, in the general offset structure, since the resistance of the offset region R is large, the on-current decreases, but as the pull-up gate 36 electrode is formed, carriers accumulate in the offset region R, thereby reducing the resistance of the offset region R. By lowering the on-current is improved.
또한, 소오스/드레인(34) 전극의 재료가 금속과 같이 불투명할 경우 풀업게이트(36)가 채널층에 대한 차광막 역할을 수행한다.In addition, when the material of the source / drain 34 electrode is opaque such as metal, the pull-up gate 36 serves as a light shielding film for the channel layer.
다음, 제6도의 (k)에 도시한 바와 같이 상기 층간절연막(30)의 노출된 상부의 한쪽에 화소전극(40)을 형성한다.Next, as shown in FIG. 6 (k), the pixel electrode 40 is formed on one of the exposed upper portions of the interlayer insulating film 30. Next, as shown in FIG.
다음, 제6도의 (l)에 도시한 바와 같이 상기 화소전극(40)의 상부에 보호막(44)을 형성한다.Next, as shown in FIG. 6 (l), a protective film 44 is formed on the pixel electrode 40. As shown in FIG.
도면 제7도를 참조하여 제2실시예에 대한 구성을 설명하면, 반도체층(22) 패턴 위에 이중게이트(26-1)가 형성되어 있고, 상기 이중게이트(26-1)에 각각 연결되어 있는 모양으로 풀업게이트(36)가 형성되어 있는 것이 특징이다. 본 실시예에서 이중게이트(26-1)에 의해 온전류가 향상되고, 풀업게이트(36)에 의해 오프전류가 감소되어 화소스위칭소자로서 만족하는 전류 특성을 갖게 된다.Referring to FIG. 7, a configuration of the second embodiment will be described. A double gate 26-1 is formed on the semiconductor layer 22 pattern, and the double gate 26-1 is connected to each of the double gates 26-1. It is characterized in that the pull-up gate 36 is formed in a shape. In this embodiment, the on-state current is improved by the double gate 26-1, and the off-current is reduced by the pull-up gate 36 to have a satisfactory current characteristic as the pixel switching element.
도면 제8도를 참조하여 제3실시예에 대한 구성을 설명하면, 반도체층 패턴은 저농도 이온주입영역(L)이 있고, 상기 아몰퍼스 실리콘층(22) 패턴 위에 게이트(26)가 형성되어 있고, 상기 게이트(26)에 위에 풀업게이트(36)가 형성되어 있는 것이 특징이다. 본 실시예에서 저농도 이온주입영역(L)에 의해 온전류가 향상되고 풀업게이트(36)는 온 전류의 향상을 더욱 돕게 되며, 오프 동작 상태에서는 풀업게이트(36)에 의해 오프전류가 감소되어 화소스위칭소자로서 만족하는 전류 특성을 갖게 된다.Referring to the configuration of the third embodiment with reference to Figure 8, the semiconductor layer pattern has a low concentration ion implantation region (L), the gate 26 is formed on the amorphous silicon layer 22 pattern, The pull-up gate 36 is formed on the gate 26. In the present embodiment, the on-current is improved by the low concentration ion implantation region L, and the pull-up gate 36 further helps to improve the on-current. It has a satisfactory current characteristic as a switching element.
상기와 같이 이루어진 박막트랜지스터 액정디스플레이 소자의 효과는, 풀업게이트 전극에 의하여 오프셋영역에 캐리어를 축적하여 오프셋영역의 저항을 낮추어 온전류를 향상시키고, 오프 상태에서는 오프셋 영역의 저항을 증가시켜 오프전류를 낮추어 박막트랜지스터 액정디스플레이 소자를 화소 스위칭 소자로서 사용함에 있어서 만족하는 온전류와 오프전류 값을 얻게 한다.The effect of the thin film transistor liquid crystal display device as described above is that by accumulating carriers in the offset region by the pull-up gate electrode, the resistance of the offset region is lowered to improve the on current, and in the off state, the resistance of the offset region is increased to increase the off current. In this case, satisfactory on current and off current values can be obtained in using the thin film transistor liquid crystal display device as the pixel switching device.
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