KR0163708B1 - 적층식 리드프레임 조립체 - Google Patents

적층식 리드프레임 조립체 Download PDF

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KR0163708B1
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제이. 더나웨이 토마스
케이. 스필버거 리챠드
엠. 로이 제랄드
에이. 딕스 로리
제이. 벨코트 프란시스
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클라이드 씨. 블라인
허니웰 인코오포레이티드
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Abstract

내용없음

Description

적층식 리드프레임 조립체
제1도는 대표적인 리드프레임 조립체의 사시도.
제2도는 미리형성된 땜납 융기가 도전요소에 부착된 대표적인 리드프레임 조립체의 사시도.
제3도는 땜납 융기가 형성된 전달기판상에 위치된 리드프레임 조립체의 분해 사시도.
제4a도는 공동과 공동내에 땜납 펠릿을 구비한 전달기관의 평면도.
제4b도는 전단기판의 공동내에 위치한 땜납 펠릿을 설명하기 위하여 제4a도의 4B-4B선을 따라 절개한 측단면도.
제5도는 반도체칩의 대응하는 결합패드상에 위치된 도전요소상에 미리 형성된 땜납 융기가 부착된 리드프레임에 조립체의 분해 사시도.
제6도는 땜납 융기제의 용착에 관한 종래의 반도체칩 생산 단계를 나타내는 플로우차트.
제7a도는 땜납재가 용착된 전달기판의 사시도.
제7b도는 대표적인 반도체 칩에 땜납융기를 이송한 다음의 제7a도에 도시한 것과 유사한 땜납융기 전달기판의 측면 확대도.
제8a도는 칩 표면상에 위치된 종래의 리플로우 없는 판금된 융기의 측면 확대도.
제8b도는 크기가 균일하지 않은 융기를 설명하는 리플로우 있는 판금된 융기의 측면 확대도.
제8c도는 본 발명에 따른 리플로우전의 고수율 고밀도 땜납 융기의 측면 확대도.
제8d도는 리플로우후 제8c도에 도시한 땜납 융기의 측면확대도.
제9도는 적층된 리드프레임 조립체와 보호수단의 측단면도.
제10도는 저가 탭 패키지 및 보호수단의 측단면도.
제11도는 대표적인 종래의 리드프레임 및 칩 조립체 공정을 설명하는 흐름도.
제12도는 본 발명에 따른 저가 탭 패키지 리드프레임 및 칩 조립체 공정을 설명하는 흐름도.
제13a도는 각을 이룬 응력 완화 수단의 평면도.
제13b도는 파동형 응력 완화 수단의 평면도.
제13c도는 아아치형 응력 완화 수단의 측면확대도.
제14도는 적층된 테이프 리드프레임 조립체의 측단면도.
제15a도는 조립체의 외부적으로 인쇄 회로 기판에 탑재된 캐패시터를 설명하는 종래의 대표적인 리드프레임 및 칩 조립체의 부분확대도.
제15b도는 보호수단내에 부분적으로 도시되고 다음 레벨의 패키징에 탑재된 필터 리드프레임 조립체의 측단면도.
제16도는 주석-납 혼합물의 위상대 온도 관계를 나타내는 그래프.
제17도는 대표적인 밸트퍼네이스 결합 기구의 측면 확대도.
제18도는 연성 땜납 융기의 결합 균일성을 얻기 위하여 단단한 삽입체로 구성된 리드프레임 및 칩 홀딩 장치의 측단면도.
제19도는 강성 융기 결합 균일성을 얻기 위하여 공형 삽입체로 구성된 리드프레임 및 칩 홀딩 장치의 측면 확대 단면도.
* 도면의 주요부분에 대한 부호의 설명
10, 86, 164 : 리드프레임 12, 62, 166 : 도전 요소
16, 66 : 땜납 융기 42 : 반도체 칩
46 : 인터페이스 패드 54, 162 : 리드프레임 조립체
70 : 유전재 72 : 웨이퍼
76, 185 : 보호수단 84 : 리스프레임 패키지
88 : 반도체 칩 96 : 패드
112, 113 : 밀봉부재 114 : 챔버벽
130 : 인쇄회로기판 169 : 디커플링 캐패시터
210 : 벨트퍼네이스 212 : 홀딩부재
230 : 위치조정용 쐐기
본 발명은 전자 부품 결합 및 패키징 분야에 관한 것이다.
전자부품 패키징 분야에서는 많은 문제점이 있었다. 예를들면 리드프레임의 도전요소의 반도체 칩에 대한 결함은 가끔 결합 공정중에 칩 표면안정화 분열을 야기한다. 이들 분열은 과도한 결합력, 결합공정중에 발생하는 오정열(misalignment), 또는 도전요소가 반도체 칩에 대하여 불필요하게 압축되는 것을 방지하기 위한 부적당한 격리(standoff)수단 때문에 발생할 수 있다. 다른 분열현상은 부품의 열 순환 중에 발생되며 이것 때문에 불량으로 되거나 오동작하게 되는 저질 제품이 생산되어 진다. 패키징 분야에 있어서의 다른 문제점으로는 고밀도 장치의 영역 활용 요구를 달성하기 위하여 여러 가지 레벨의 칩 패키징에서 미세한 피치 지오메트리를 제공할 수 없다는 것이다. 이들은 모두 패키징 분야에서 특히 지속적인 문제 및 영구적으로 부딪히는 문제이며, 본 발명에서는 이러한 것들을 여러 가지 방법으로 해결하고자 한다.
반도체 칩 및 다른 전자 부품들의 생산에 있어서 낭비적이거나 비효율적이며 또는 불필요한 처리단계는 패키징 분야에는 사실상 용장적인 것이다. 더욱이 추가적인 처리단계를 필요로하는 더 복잡한 장치 등에 있어서는 성능을 떨어뜨리거나 수율을 저하시키는 처리상의 에러에 대하여 점점도 민감하여진다. 반도체 칩 생산 분야만을 두고 보면, 제조된 반도체 칩의 체적은 처리상의 문제 때문에 부적당하게 패키징된 장치의 실질적인 증가를 가져온다. 더욱이 새로이 설계된 칩의 초기 생산단계에 있어서 생산율이 떨어지는 것은 자주 경험하는 일이다. 칩 제조공정에서 필요로하는 단계를 합리화하고 최소화함으로써 효율이 높아지고 전체적인 생산율 증가를 가져올 수 있다.
종래의 전자부품 패키징에서 나타나는 또다른 문제점은 제조된 장치가 칩표면 영역을 효과적으로 활용할 수 없다는 것이다. 패키징 분야에서의 비효율적인 구조는 전자장치의 성능을 감소시킨다. 전자부품상의 공간을 보다 효율적으로 사용하는 것은 성능 개선에 대한 시금석이 된다. 그러므로 전자부품의 가치있는 칩 표면 영역을 보다 효과적으로 사용하는 것은 스페이싱 및 피치지오 메트리를 개선하는등 성능에 증대를 가져올 수 있다.
본 발명은 전술한 문제점들을 극복한 전자장치 및 조립체의 생산과 동작에 대한 직접적인 개선을 제공한다.
전자부품을 결합하는데에는 여러 가지의 결합기술이 사용된다. 이들 결합기술로는 금등의 비교적 강성인 결합재를 사용하는 것과 땜납 혼합물등 연성 결합재를 사용하는 것이 있다. 업계에서는 땜납 혼합물을 사용하는 기술이 알려져 있으나 그러한 혼합물은 일반적으로 반도체 칩 제조 공정중에 반도체 칩 장치상에 위치되는 구성으로서 사용되어 왔다. 여러 가지의 땜납 혼합물로는 주석-납 혼합물등이 이용되었다. 통상적으로 연성 땜납 재료는 최종 부품시험 이전에 최종 공정단계로서 부품의 인터페이스 영역상에 판금된다. 미리 형성된 땜납 융기의 형성에 있어서 패키징 처리의 다른 구조에 대해 연성 땜납 재료를 적용하는 것은 중요한 것으로 판명되었다. 다른 구조의 일예로는 리드프레임의 도전 요소가 있다. 리드프레임의 도전 요소상에 미리 형성된 땜납 융기를 재치함으로써 전체적인 생산, 패키징 및 시험주기에서 실질적인 효과가 발생한다. 대안으로서, 본 발명은 반도체 칩상에 미리 형성된 땜납 융기의 결합능력을 강화하도록 하는 개선된 땜납 혼합물을 제공한다.
그러므로, 본 명세서에서는 최적의 신호 충실도, 정교한 피치 지오메트리, 수율 개선, 고신뢰성 및 여러 가지 제조성의 효과를 달성하기 위한 전자부품의 개선된 패키징 및 결합에 대하여 설명한다. 개선점은 테이프 리드프레임 기술, 땜납 융기 전달 및 결합기술과, 전달된 결합 유동 재료 성분에 대한 몇가지의 독특한 실시예를 포함한다.
본 발명은 집적회로 칩으로 사용하기 위한 적층식 리드프레임 조립체에 관한 것이다. 상기 조립체는 적층식으로 배열된 다중 리드프레임을 구비하고 있다. 각각의 리드프레임은 리드프레임의 선택된 도전요소를 전기적 및 기계적으로 접속하기 위해 도전요소 및 땜납 융기를 구비하고 있다.
본 발명의 제기된 실시예에 대하여 이하 설명한다. 그러나, 여기에서 설명하는 실시예는 본 발명을 단지 설명하기 위한 것이므로 여러 가지로 변형하여 실시할 수 있다는 것을 알아야 한다. 그러므로, 여기에서 상술하는 특정 구조 및 작용은 한정하는 것으로 해석되어서는 아니되며, 오히려 어떤 적당히 설명된 시스템 또는 구조에 있어 본 발명을 여러 가지로 사용할 수 있도록 기술에 숙련된 사람을 교육하기 위한 대표적인 것이라고 해석 되어야 한다. 또한 어떤 상황하에서는 상대적인 물질의 두께 및 상대적인 부품의 크기가 발명의 이해를 돕기 위하여 확대 표시되었음을 알아야 한다.
본 명세서에서 설명되는 본 발명은 보다 미세한 피치 지오메트리, 개선된 수율, 개선된 신뢰성 및 제조상의 효과를 달성하기 위한 전자부품의 패키징 및 결합의 개선에 관한 것이다. 개선점은 테이프 리드프레임 구성, 땜납 융기 전달 결합 기술 및 제기된 결합 및 유동물질 혼합물등 몇가지의 독특한 제기된 특징들을 포함한다.
제1도에는 전형적인 리드프레임(10)이 도시되어 있다. 리드프레임은 여러 가지로 구성되고 형상지어질 수 있지만 리드프레임의 기본적인 기능은 리드프레임을 적어도 하나의 다른 전자 장치에 상호 접속하는데 사용하는 도전요소를 제공하는 것이다. 리드프레임(10)은 입/출력 신호를 전자장치상의 결합위치에 전송하기 위한 도전요소(12)를 구비한다. 리드프레임(10)에 도전요소를 격리하기 위한 유전재(14)를 갖는 테이프 리드프레임으로 구성될 수 있다. 유전재(14)는 또한 장치의 동작 및/ 또는 온도 손환중의 응력완화 뿐만아니라 결합중에 충격흡수(cushioning)를 제공하도록 구성되고 배열될 수 있다.
전자장치가 점차적으로 간단화됨에 따라 고성능 및/ 또는 다중 전자 장치들을 적당히 패키징해야될 필요성등이 대두되게 되었다. 사실상, 현행 반도체 칩들을 패키징 공정에서 수백회의 결합을 필요로 한다. 특히 어떤 칩 용량은 현재 칩당 약 600 내지 800회의 결합을 갖고 있다. 패키징 기술분야에서 결합은 대략 칩당 2000회 이상을 필요로한다. 그러나 칩당 결합 동작의 수가 증가함에 따라 각 칩에 대한 응력이 각 결합이 증가할 때에 또한 증가하며, 칩의 고장 또는 불량에 대한 다른 잠재적인 원인도 또한 결합동작의 수가 증가함에 따라 증가한다.
칩당 결합동작의 수를 감소시키기 위한 한가지 방법은 리드프레임(10) 등의 리드프레임을 반도체 칩상의 적당한 결합위치와 제휴시키고 그 다음 리드프레임에 한 번의 결합력을 가하여 동시에 다수 결합을 실시하는 것이다. 보통 연동 결합이라 하는 이러한 기술을 사용하는 경우 강성 결합재를 사용하는 문제들이 가장 잘 예시된다. 연동 결합으로 강성 결합재를 사용하는 경우 압축 결합을 실시하기 위하여는 결합재가 더 연성인 경우보다 더 큰 힘을 필요로 한다. 따라서 강성 결합재의 압축 결합은 바람직하지 않은 칩 표면 안정화 분열 및 리드프레임의 도전요소에 대한 과도압축을 자주 발생한다.
비록 테이프 리드프레임의 사용이 자기 정열에 관한 어떤 장점 및 칩상의 결합 인터페이스 영역에 대한 리드프레임의 도전요소의 수직 격리를 제공하지만 연성 땜납제를 사용해도 좋다. 지금까지는 땜납 결합재 또는 연성 땜납등 연성 결합재가 리드프레임상에 보다는 능동적 전자 장치 인터페이스 영역산에 위치되는 것으로 제한하여 왔다. 그러나, 리드프레임 도전요소상에 미리 형성된 땜납재를 재치하는 것은 팁등 능동성 전자부품이 처리와 관련하여 받게되는 어떤 잠재적인 역효과를 감소시킨다. 아마도 보다 더 중요한 것으로서 칩등 전자장치에 보다 리드프레임 도전요소에 땜납 융기를 미리 형성함으로서 장치 그 자체는 이들이 리드프레임 조립체 또는 칩 반송자에 집적되기 전에 수용가능성에 대하여 시험될 수 있다. 따라서, 장치의 수율 및 신뢰도에 있어서의 전체적인 개선을 달성하기 위하여 리드프레임 도전요소상에 땜납 융기(16)를 재치하는 것이 바람직하다. 또한 미리 형성된 땜납 융기를 리드프레임 수단(10)서상에 재치함으로써 결합재는 칩 제조 공정에 관게없이, 그리고 리드프레임이 다른 장치와 결합되는 공정에 관계없이 검사될 수 있다.
따라서, 제2도에서 설명한것처럼, 리드프레임 조립체는 리드프레임을 전자 장치와 상호접속하는데 사용하기 위하여 땜납융기를 미리 형성한 도전요소(12)를 갖는다. 바람직하기로는, 리드프레임(10)전원, 그라운드 및 전자 장치의 결합 위치에 입/출력 신호를 전송하기 위한 신호 도전요소 중 적어도 한가지를 포함한다. 또한, 땜납 융기(16)는 전자 장치상의 적당한 결합위치와 결합을 허용하는 형태로 도전요소(12)상에 미리 형성된다. 바람직하기로는, 미리 형성된 땜납 융기(16)는 주석 및 납 혼합물로 구성된다.
본 발명은 또한 준비시 결합(bond-when-ready) 융기된 리드프레임이라하는 미리 형성된 땜납 융기를 가진 리드프레임 조립체 제조방법을 제공한다. 이 방법은 도전요소(12)상에 미리 형성된 땜납융기(16)를 수납하도록 리드프레임(10)을 위치 결정하는 단계와, 도전요소의 소망하는 위치에 땜납 융기를 부착하는 단계를 포함한다. 바람직하기로는, 땜납 융기된 도전요소는 그 다음 전자장치의 결합 위치와 개별적으로 결합되어 진다. 제3도에 도시된 바와같이, 땜납융기(16)를 미리 형성하는 단계는 땜납 융기 또는 용착물(16)의 형태로 땜납재를 수납하기 위하여 전달 표면(22)을 갖는 비납땜성 전달 기판 제공단계를 포함한다. 땜납재는 소정 패턴으로 융착물을 형성하도록 전달 표면(22)에 용착된다. 리드프레임(10)의 도전요소(12)는 그 다음 정열되어 패턴화된 땜납 융기(16)와 결합된다. 최종적으로, 도전요소 및 패턴화된 땜납 융기는 리드프레임(10)의 도전요소(12)와 습식 접촉되도록 리플로우(reflow)점까지 가열된다.
땜납재는 여러 가지 방법으로 전달기판상(20)에 용착될 수 있다. 용착 단계는 종래의 새도우 마스크를 전달표면(22)상에 위치시키고 그 다음 전달표면(22)상에서 미리 형성된 땜납 융기(16)를 형성하기 위하여 새도우 마스크의 구멍을 통하여 땜납재를 증발시킴으로써 완성될 수 있다. 대안으로서 종래의 판금기술을 사용하여 전달표면(22)상에 땜납재를 판금할 수도 있다. 전달기판(20)상에 땜납 융기(16)를 미리 형성하는 또 하나의 방법은 미리 형성된 땜납재를 재치하도록 구성된 다수의 공동(32)을 구비한 비납땜성 전달기관(20)을 제공하는 것이다. 그 다음, 미리 형성된 땜납 펠릿(34)은 제4a도 및 제4b도에 도시된 바와같이 공동(32)내에 끼워 지도록 전달표면상에 용착된다. 바람직하기로는, 전달기관(20)은 땜납재의 다수회 전달을 위하여 재사용 가능한 재료로 이루어진 것이 좋다.
본 발명은 또한 반도체 칩의 준비시 결합(bond-when-ready)패키징을 위하여 도전요소에 땜납융기가 미리 형성된 리드프레임 조립체 구성방법을 제공한다. 이 방법은 전원, 그라운드 및 신호 도전요소(12)중 적어도 한가지를 포함하는 리드프레임(10) 제공단계와, 도전요소를 반도체 칩 결합패드에 선택적으로 결합하기 위한 수단을 제공하기 위해 리드프레임(10)의 도전요소(12)상에 땜납융기(16)를 미리 형성하는 단계를 포함한다. 전술한 바와 같이 리드프레임(10)상에 미리 형성된 땜납융기재를 용착시키는 여러 가지 방법은 본 실시예에서 잘 나타나 있다. 비록 전달기판(20) 및 리드프레임(10)상이 미리 형성된 땜납 융기재를 용착시키는 다른 방법을 사용할 수도 있지만 상기한 방법이 더 바람직하다. 이러한 땜납 융기 전달 기술은 리드프레임외에 능동성다이 및 웨이퍼에 미리 형성된 땜납융기재를 전달할 수 있다. 이러한 전달기판 기술을 사용함으로서 어떤 다른 장점도 발생되어지며, 이들에 대해서는 후술한다.
미리 형성된 땜납 융기 리드프레임의 특정 응용으로서는 융기없는 반도체 칩 및 다른 장치들을 땜납융기가 미리 형성된 리드프레임에 유리하게 접속하는 것이다. 사실상 리드프레임에 융기를 만드는 것, 특히 리드프레임의 연성 땜납 융기에 관한 전반적인 개념은 칩 제조 공정중에서 융기 형성 공정을 위하는 것이다. 다시 말하면, 칩은 리드프레임에 결합될때까지 융기형성 공정을 받지 않는다. 이것은 몇가지 이유로 중요한 사항인데 시간과 효율에 적지 않은 영향을 미친다. 이 공정은 접압 스파이크, 판금 전류 발생 또는 판금 용제로부터의 판금 부식 작용 등의 판금 기술 및 잠재적 수율문제에 칩이 노출되지 않게 한다. 또한 극히 낮은 수율이 새로운 칩제조 공정의 최소 6개월 동안에 발생한다는 것은 흔히 있는 일이다. 사실상 유효 수율은 그때에야 수년에 걸쳐 생산단위(batch)당 60-80%의 최대치로 상승한다. 그러므로 가능한한 수율상의 문제를 최소화하는 것이 매우 중요하다. 융기없는 칩의 선 시험된 신뢰할 만한 재고품을 사용함으로써 단위 수율의 증가가 실현될 수 있다. 다시말해서, 칩 제조 공정중에서 융기 형성 공정을 제외함으로써 결합시 100% 수율의 융기가 형성된 리드프레임 및 100%수율의 칩이 사용되어진다. 이것은 어떠한 부품상의 약영향도 없이 칩 제조공정을 융기 형성공정으로부터 분리할 수 있도록 한다. 이것은 또한 과거에는 하나의 저효능의 직열화된 사건으로서 결합되었던 병렬 공정 및 생산을 허용한다. 이러한 제조 방법은 비용 절감을 더 크게하고 분비시 결합 조립을 가능하게 한다.
땜납 융기를 리드프레임 도전요소에 적용하는 또 하나의 장점은 중립점 이격에 기인한 종래의 땜납 피로문제와 관련이 있다. 이 문제는 칩들이 열순환 또는 동작에 기인하여 그 칩과 다른 비율로 팽창하여 강성 기판의 표면상에 위치되는 융기를 포함할때에 발생한다. 이것은 가끔 칩으로부터 융기를 분리시키고 칩 동작을 감퇴시킨다. 대조적으로, 실질적으로 상기한 열응력들과 무관한 리드프레임 도전요소상에 땜납 융기를 재치함으로서 융기들은 부착 상태로 남아 있는다. 이러한 장점은 신뢰도를 개선시킨다.
그러므로, 본 발명은 저가의 고수율 반도체 칩 및 리드프레임 조립체 키트를 제공한다. 제5도에 도시된 바와같이 이 키트는 반도체 칩(42), 리드프레임(10) 및 리드프레임(10)에 미리 형성된 땜납 융기(16) 등의 결합 수단을 구비한다. 반도체 칩(42)은 칩으로의 신호 입력 또는 칩으로부터의 신호출력을 위하여, 일반적으로 패드라하는, 습식의 리플로우 불능의 인터페이스 영역(46)을 포함한다. 리드프레임(10)은 전원, 그라운드 및 칩(42) 인터페이스 영역으로/로부터의 신호전송을 위한 신호 도전요소(12)를 갖는 리드프레임인 것이 좋다. 본 발명은 또한 감소된 공정의 고수율 반도체 칩 및 칩(42)으로/로부터의 신호의 입/출력을 위하여 융기없는 인터페이스 패드(46)를 가진 반도체 칩(42)을 포함한 리드프레임 조립체 키트를 포함하며, 리드프레임(10)은 칩 패드(46)와 리플로우 결합하도록 배열된 땜납융기가 형성된 도전요소(12)를 구비한 리드프레임을 포함한다.
제5도에 도시된 바와같이 저가의 고수율 리드프레임 조립체 제조방법은 칩으로/로부터 신호의 입/출력을 위한 습식의 리플로우 불능의 인터페이스 패드를 반도체 칩 제공단계와, 인터페이스 패드 또는 영역에 땜납 융기가 미리 형성된 도전요소를 포함한 리드프레임을 정열시키는 단계와, 리드프레임 도전요소를 칩 인터페이스 패드와 도전적으로 상호접속하기 위하여 미리 형성된 땜납 융기를 리플로우 시키는 단계를 포함한다. 유사하게, 감소된 공정의 고수율 리드프레임 조립체 제조방법은 칩으로/로부터 신호의 입/출력을 위한 융기없는 인터페이스 패드를 포함한 반도체 칩을 재치하는 단계와, 도전요소를 칩 패드에 리플로우 결합하기 위한 수단을 포함한 리드프레임의 도전요소를 인터페이스 패드에 정열시키는 단계와, 리드프레임을 칩에 리플로우 결합하는 단계를 포함한다. 바람직하기로는 감소된 공정의 고수율 리드프레임 조립체를 리플로우 결합하는 방법은 도전요소상에 미리 형성되어 지는 땜납 융기를 리플로우 시키는 단계를 포함하는 것이 좋다.
제6도는 대표적인 종래의 칩 제조공정 단계를 개략적으로 나타낸 것이다. 제6도에서 알 수 있는 바와같이, 반도체 칩 또는 웨이퍼에 납땜 가능한 융기를 판금하는 공정은 전형적으로 칩 생산 주기에 통합되는 여러 가지 단계를 포함한다. 이들 단계는 보통 직접 회로 웨이퍼 제공단계와 계자 금속화(field metalization)의 최소용착 단계를 포함한다. 다음에, 광저항 기술을 사용하고 금속화 융기가 놓여질 위치가 광저항층의 에칭홀에 의해 정해진다. 그 다음, 인터페이스 금속층이 에칭홀에 제공된다. 그다음, 융기 형성을 위한 금속이 인터페이스 금속위에 판금된다. 금속은 주석-납 혼합물일 수 있다. 그 다음, 금속화 융기가 리플로우되고 계자 금속 에칭단계가 이어진다. 최종적으로 부드럽고 용이하게 결합될 수 있는 금속화 융기를 제공하기 위해 금속이 다시 리플로우 된다. 그 다음, 집적회로 칩 또는 웨이퍼상의 금속화 융기에 탭이 결합된다. 현행의 저가 탭 패키지 리드프레임 발명은 실질적으로 제6도에 도시된 모든 처리단계를 생략하며, 따라서 칩 생산주기 시간을 단축시키고 칩에 대한 손상의 위험을 저감시킨다. 이것은 제조원가가 고가이거나 긴 생산 주기를 요구하는 반도체 칩에 특히 관계가 있다. 사실, 실질적인 통상의 장점은 생산주기를 감소시키고 병렬생산 기술에 대한 더 큰 가능성을 제공함으로 실현될 수 있다.
선 융기의 리드프레임은 있는 그대로의, 예를들면 융기가 없는 칩 또는 웨퍼에 준비시 결합 부착을 위하여 선 융기의 리드프레임을 제공함으로써 상기 목적들을 달성하는 수단을 제공한다. 이것은 만일 100%가 아니면 동작장치의 매우 높은 수율이 매우 용이하게 달성될 수 있도록 결합 공정 이전에 독립 융기 조사 및 독립 칩 조사를 할 수 있다는 점에서 종래 기술에 비해 커다란 장점이 된다. 이 공정에서는 보통으로 행하여지고 제6도에 도시된 바와같이 칩을 테스트하기전에 반도체 칩의 융기형성에 관련된 소비성 단계가 생략됨을 알아야 한다. 이러한 장점 때문에 본 발명은 또한 최대 수율의 선융기된 발명으로서 설명될 수 있다.
선 융기 형성된 칩이 필요한 경우, 예를들면, 종래 기술의 소비성 생산단계가 유지되는 경우에는, 결합 신뢰도에 있어서의 실질적인 개선은 본 발명의 단일 위상 땜납합금에 따라 달성될 수 있으며, 이에 대하여는 후술한다.
전자 장치를 결합하기 위하여 리플로우 가능한 땜납 재료를 제공하는 수단으로써 진공증착 및 판금을 사용하는 것은 일반적으로 잘 알려져 있는 기술이라고 생각된다. 그러나, 그러한 공정은 종래 기술의 공정에 관련된 많은 문제점을 해결하거나 지침을 제시하지 못하였다. 특히, 능동성다이 또는 웨이퍼 상에 땜납 재료를 진공증착하는 종래의 기술은 다수의 기공을 포함하는 새도우 마스크를 능동성다이 또는 웨이퍼상에 재치하는 단계를 포함한다. 그 다음, 조립체는 새도우 마스크의 기공을 통하여 노출되는 웨이퍼의 젖을 수 있는 부분상에 땜납 재료가 증발되어 증착되는 챔버에 재치된다. 그러나, 능동성다이 또는 웨이퍼의 새도우 마스크 긁힘부에 대해서는 여러 가지 어려움이 자주 발생한다. 그러한 긁힘은 능동성 부품에 영향을 주는 신뢰도 및 수율문제에 상당한 영향을 미친다. 또한 고농도 장치에 대한 필요조건이 증가함에 따라 마스크는 더 많은 기공을 포함해야 한다. 기공 농도 및 마스크 평면성에 관계된 실질적인 문제들이 발생한다. 예를들어 기공간의 거리를 불충분하게 이격하면 능동성 웨이퍼상에서 단지 부분적인 융기배치만을 제공한다.
또 다른 문제점은 과잉 땜납 재료가 어떤 기공을 통과하여 능동성 웨이퍼 또는 다이상에서 전기적 바이패스를 일으킬때에 발생된다. 이 현상은 또한 후광(heloing)이라고 하는 효과를 가져오는 어떤 마스킹 공정에 의하여 일어날 수도 있다. 또한 종래 기술에서 사용된 증발 처리는 종래의 증착 기술과 관련된 온도 및 압력 변화에 능동성 웨이퍼 또는 다이를 노출할 필요가 있었다. 사실, 증발 처리중에 발생된 열은 어떤 마스크를 능동성 장치에 접착하고 또한 그 장치를 손상시킨다. 능동성 웨이퍼 또는 다이에 대한 이같은 손상은 제거되는 것이 바람직하다. 또한, 능동성 웨이퍼 또는 다이가 단지 부분적인 융기 또는 금속화 층(laydown)을 수납하면, 능동성 부품은 버려지거나 납땜가능한 재료의 적당한 패턴을 달성하도록 추가로 처리되어야 한다. 일단 재처리 되었으면 이들 선택들은 어느것도 바람직하거나 효과적이지 못하다.
이들 증착처리의 문제에 대한 해결수단으로는 새로운 방법을 사용하여 고수율의 땜납 융기가 형성된 반도체 웨이퍼를 제조하는 것이다. 그 한가지 방법은, 제7a도에 도시된 바와같이, 땜납재를 수납하기 위한 전달 표면(22)을 갖는 비납땜성의 전달기판(20)을 제공하는 것이다. 땜납재는 그다음, 제7a도 및 제7b도에 도시된 바와같이, 전달표면(22)상에 용착되어 소정패턴의 땜납 융기(16)를 형성한다. 전달표면(22)상의 땜납재의 용착은 판금, 증착, 또는 앞에서 언급되었고 이 명세서에서 설명되는 공동(cabity)내 펠릿 재치에 의해 달성될 수 있다. 다음에, 제7b도에 도시된 바와같이, 그 방법은 반도체 웨이퍼(72)의 납땜 가능한 도전요소(70)를 전달표면(22)상의 패턴화된 땜납 융기와 일치되게 정열하고, 그다음 웨이퍼(72)의 도전요소(70)와 습식 접촉하여 패턴화된 땜납융기를 가열 및 리플로우 시킨다. 따라서, 이 공정은 상기 문제들을 제거하는 데, 이 문제들은 본 발명에 의해 불필요한 것으로 간주되는 공정단계에 노출된 종래의 능동성 장치의 신뢰도를 감소시키는 것이다.
따라서, 본 발명의 땜납 융기 전달은 새도우 마스크에 긁힘의 위험없이, 그리고 종래의 능동성 다이상에 후광을 형성하는 것 등의 어떤 잔류 땜납재를 전달함이 없이 수율의 땜납 융기가 형성된 반도체 웨이퍼(72)를 생산할 수 있다. 또한, 상기 고수율의 땜납 융기 반도체 웨이퍼 제조방법은 땜납 융기를 형성하는 능동성 웨이퍼 및 다이의 종래 판금 공정과 관련된 난점들을 해소시킨다. 전압 스파이킹, 전류 발생 및 산화부식등 전술한 문제들은 전술한 중간 전송기판(20)을 사용함으로서 극복된다. 또 판금공정과 관련된 연장된 주기시간에 대한 능동장치의 노출은 없어진다.
종래의 능동성다이의 판금에 관한 또 하나의 문제는 제8a도에 도시된 바와같이 판금공정을 사용하여 능동성 다이에 형성된 땜납 융기의 모양이 특징적인 버섯모양이라는 것이다. 이것은 그러한 땜납 융기의 윗부분의 직경이 보통 팽창되어 있기 때문에 스페이스의 낭비를 초래한다. 따라서, 종래의 능동성다이 판금공정은 밀도가 제한되고 미세한 피치 지오메트리의 장치를 제조하고자 할 때에 낮은 값을 갖는다. 땜납 융기가 좁은 베이스상에서 버섯모양의 윗부분을 갖는 이 형성은 종래의 판금이 피치농도 약 8밀에서만 좋게되는 결과를 가져온다. 대조적으로 본 발명에 따른 상기 전달 방법을 사용하면, 1-2일 정도의 작은 융기 스페이스를 가질 수 있고, 따라서 제8c도에 도시된 바와같이 탄탄한 피치 지오메트리 구성의 목적을 달성할 수 있다. 사실, 제8a도 및 제8b도에 도시된 바와같이, 리플로우 전과 후의 종래의 판금기술을 사용한 융기 스페이스를 비교하고, 제8c도 및 제8d도에 도시된 바와같이, 본 발명의 전달 방법에 따른 미세한 피치의 융지 스페이스를 비교하면 그 장점이 매우 명확해진다. 또한 제8a도 및 제8b도에 도시된 바와같이, 종래의 판금공정을 선리플로우된 버섯 모양의 용착이 접촉될 가능성이 증가하기 때문에 평탄치 않은 융기크기에 대한 더 큰 포텐셜을 조장한다.
비록 다음의 설명이 땜납 결합재의 양호한 구성에 관한 것이라 해도, 상기한 고수율의 땜납 융기 반도체 웨이퍼의 제조 방법은 3중량% 이하의 주석을 포함한 땜납재를 사용하는 것이 더 좋다.
전자장치 패키징 분야에 있어서, 개개의 전자부품의 성능특성은 여러 가지 방법으로 개선될 수 있다. 그러한 기술중의 하나는 제9도 및 제14도에 도시된 바와 같이 전자장치상의 스페이스의 사용을 최대한으로 활용하는 것이다. 제9도 및 제14도에 도시된 본 발명의 실시예는 적층된 테이프 리드프레임 조립체(54)를 사용함으로써 부품상의 스페이스를 활용하는 개선된 수단을 나타낸다. 특히, 적층된 테이프 리드프레임 조립체(54)는 여러 가지의 수직으로 이격된 선 또는 층에 뿐만아니라 전자부품의 더 많은 영역으로 액세스되는 다층 도전단자를 배열하는 수단을 제공한다. 적층된 테이프 리드프레임 조립체(54)는 집적회로 칩으로 사용되도록 설계되고 적층 관계로 배열된 다수의 리드프레임(54)을 포함한다. 각각의 리드프레임(54)은 적어도 하나의 도전요소(62)를 포함하는 것이 좋다. 땜납 융기(66)를 포함한 땜납 융기수단은 리드프레임(54)의 선택된 도전요소(62)를 전기적 및 기계적으로 접속하도록 제공된다. 제14도에 도시된 바와 같이, 제기된 적층 리드프레임(54)은 인접 리드프레임(54)간의 분리를 유지하고 리드프레임내의 다수의 도전요소를 절연분리하기 위하여 유전재(70)를 포함한 비습식 표면을 포함한다. 또한 제기된 적층 테이프 리드프레임 조립체(54)와 땜납 융기(66)는 도전요소(62)를 집적회로 칩(72)에 접속하도록 구성되고 배열된다.
제14도는 도전요소(62U)를 포함한 제1의 상부 리드프레임(U)과, 도전요소(62L)를 포함한 제2의 하부 리드프레임(L)과, 제1 및 제2의 리드프레임 사이에서 적층관계로 위치되어 일정 임피던스의 스트립라인 또는 일정임피던스의 마이크로 스트립 구성을 형성하도록 신호선(62M)을 형성하는 도전요소를 포함하는 제3의 중간 리드프레임(M)으로 이루어진 적층된 테이프 리드프레임 조립체(54)의 일실시예를 나타낸 것이다. 리드프레임(54) 및 이들의 도전요소들의 크기는 어떤 형성된 회로의 전기적 파라메터를 규정한다. 사실, 도전요소(62)도 또한 그라운드도체 또는 그라운드 평면을 포함할 수 있다. 대안으로서, 어떤 도전요소(62)가 전원도체를 포함할 수 있으며, 그러한 전원도체는 전원 평면으로서 구성될 수도 있다. 전술한 바와 같이 도전요소(62)는 또한 신호선을 포함할 수 있다.
이제 제9도를 참조하면, 적층된 리드프레임 조립체(54)가 도시되어 있다. 적층된 리드프레임 조립체(54)는 패턴 도전요소(62)를 포함한 각각의 리드프레임과 적층관계로 배열된 복수의 리드프레임(58)으로 구성된 것이 좋다. 또한 땜납 융기 수단은 도전요소들(62)을 전기적으로 기계적으로 접속하기 위한 적층된 땜납 융기(66)를 포함한다. 제9도는 보호수단(76)을 구비한 적층 리드프레임 조립체(54)를 나타낸 것이다. 제기된 보호수단(76)은 적층된 리드프레임 조립체(54)의 주변부에 위치되며 적층된 리드프레이머의 다른 부분은 보호수단(76)으로부터 돌출되어 다른 장치와의 접속을 제공한다.
본 발명의 적응된 리드프레임 조립체는 적층된 리드프레임을 사용함으로서 기계적 전기적으로 접속된 복수의 별개의 리드프레임을 통합한다. 따라서, 적층된 테이프 리드프레임 조립체(54)는 특성임피던스 제어, 인덕턴스, 캐패시턴스, 저항 및 누화(cross-talk) 잡음등 고속 집적회로의 신호관리와 관련된 문제들을 해결한다. 적층된 테이프 리드프레임 조립체(54)는 땜납 융기(66)의 높이를 조절함으로서 또는 리드프레임(54)의 다른 물리적 특성을 구성함으로서 제어된 임피던스 구조로서 구성될 수 있다. 따라서 적층된 테이프 리드프레임 조립체(54)는 종래의 다층 세라믹 인쇄회로 기판 및 패키지에 관한 혁신적인 비용감소를 제공하며, 또한 중요한 성능상의 장점을 제공한다.
이제 제10도를 참조하면, 저가 리드프레임 패키지(84)의 측면 단면이 도시되어 있다. 저가 리드프레임 패키지(84)는 생산 공정이 단축되고 또한 동작중의 신뢰도가 개선된다. 제10도에 도시된 바와같이, 저가 리드프레임 패키지(84)는 리드프레임(86), 반도체 칩(88), 복수의 본래부터 미리 형성된 땜납 융기(16)를 포함한 결합수단과, 반도체 칩(88)의 주위 및 리드프레임(86)의 일부를 밀봉 및 주변보호하고 리드프레임(86)의 다른 부분은 보호수단(90)으로부터 돌출되어 다른 장치와의 접속을 제공하는 보호수단(76)을 포함한다. 바람직하기로는, 저가 리드프레임 패키지 반도체 칩(88)은 칩 전면(92)과 칩 후면(93)을 포함하며, 칩 전면(92)은 칩(88)으로/로부터의 신호 입/출력을 위한 패드(96)를 갖는다. 리드프레임(86)은 전원, 그라운드 및 상기 패드(96)에 입/출력 신호를 전송하기 위한 제1단부(101) 및 제2단부(102)를 갖는 신호 도전요소(100)중 적어도 한가지를 포함한다. 바람직 하기로는, 보호수단(76)은 각각 제1 및 제2의 밀봉부재(112, 113)로 이루어진 밀봉수단을 포함하며, 이들은 반도체 칩(88) 주변에서 챔버를 형성한다. 밀봉부재(112, 113) 내부표면은 칩(88)과 밀봉부재(112, 113)의 독립열평창 순환을 허용하도록 반도체 칩(88)으로부터 이격되어진 챔버벽(114)의 포함한다. 보호수단(76)은 또한 주변 오염물질로부터 반도체 칩(88)을 코팅하여 보호하는 장벽 밀봉수단(116)과, 밀봉부재(112, 113)간 또는 보호수단(76)과 다음 레벨의 패키징 사이의 인터페이스를 밀봉하는 패키지 밀봉수단(117)을 포함한다.
보호수단(76)은 또한, 제10도, 13a도, 13b도 및 13c도에 도시된 바와같이, 열순환중에 칩(88), 리드프레임(86) 및 보호수단(76)에 대한 열응력에 의해 야기되는 기계적 피로를 완화하기 위하여 챔버벽(114)과 반도체 칩(88) 사이에 위치된 응력 완화수단(120)을 추가로 포함한다. 응력완화 수단(120)은 열순환에 의한 응력에 관계없이 리드프레임(86)으로부터 칩(88)으로 또는 그 역으로 흐르는 신호에 대한 전도성을 유지하도록 구성된 도전요소(100)의 응력 완화 팽창부(122)를 포함한다. 제13a도는 각을 이룬 응력완화 수단(120a)으로 구성된 응력완화수단(12)을 일부 확대하여 도시한 것이다. 유사하게, 제13b도는 열순환중에 칩(88), 리드프레임(86), 및 보호수단(76)에 대한 열응력에 의해 야기된 기계적 피로를 완화하도록 구성되고 배열된 불결 모양의 응력 완화수단(120b)을 일부확대하여 도시한 것이다. 제13c도는 유연성 아아치 모양의 응력완화수단(120c)으로 구성된 응력완화수단(120)의 측면확대도이다.
그러므로, 본 발명의 저가 리드프레임 패키지는 반도체를 개방 공동(126)으로 캡슐 봉입한다. 또한 리드프레임(86)의 공동(126)내에 있는 부분은 열응력에 의한 피로를 최소화하기 위하여 응력완화수단(120)을 포함한다. 따라서, 본 발명은 도전성의 상실 또는 장치의 고장을 일으킴이 없이 열팽창에 의해 유지된 부품의 이동을 허용하도록 캡슐 봉입된 응력완화 팽창수단(120)을 구비한다. 또한, 이것은 그렇지 않은 경우 상호 받아들여질 수 없는 열팽창 차이를 겪게되는 다른 부품재료를 선정할 수 있다는 점에서 중요성을 갖는다. 이러한 특징을 설명하면 다른 방법을 상기 저 패키지는 열순환에 의한 응력에 관계없이 리드프레임 및 칩으로/로부터 전송되는 신호에 대한 전동성을 유지하는 것이다.
저가 리드프레임 패키지(84)의 밀봉부재(112, 113)중 적어도 하나는 다음 레벨의 패키징을 포함할 수 있다. 또한, 도전요소(100)의 제2의 단부(102)는 중간 패키징없이 패키지(84)를 인쇄 회로기판(130)에 접속하는 수단을 포함할 수 있다. 이것은 패키지에 칩(88)이 어떻게 접속 되는가에 관한 냉각 특징을 포함하는 본 발명의 저가 패키지의 다른 장점을 설명한다. 특히, 반도체 칩(88)의 전면(92)은 칩 패드(96)로 구성되고 후면(93)은 보호수단(90)의 일부에 결합되도록 구성된다. 이 구성은 소모되는 열이 열흡수(heat sink)를 제공하도록 납땜 결합 및 공기만을 갖는 경우보다 더 많은 칩 영역이 동작중 흡열부와 접촉하게 함으로서 후측 탑재에 있어서 열저항 특징이라는 장점을 갖는다. 인쇄회로기판 또는 다른 레벨의 패키징상에의 탑재를 용이하게 하기 위하여 패키지에는 또한 강화 수단이 제공될 수 있다. 저가 리드프레임 패키지(84)의 장벽 밀봉수단(116)은 폴리이미드재로 이루어진 것이 좋고 결합수단은 땜납 융기재로 이루어진 것이 좋다.
저가 리드프레임 패키지(84)는 또한 인쇄회로기판 또는 다른 레벨의 패키징과 직접 접속되도록 구성된 고농도 저가 리드프레임 패키지를 포함한다. 고농도 저가 리드프레임 패키지는 실질적으로 0.02인치(0.51mm)이하의 패턴반복으로된 미세한 피치 결합 패드를 포함한 결합패드(96)를 가진 반도체 칩(88)을 포함하는 것이 좋다. 유사하게, 리드프레임(86)은 미세한 피치 도전요소를 포함할 수 있고, 결합수단은 미세한 피치 도전요소를 미세한 피치 패드에 접속하는 수단을 포함할 수 있다. 본 발명이 고농도 저가 리드프레임 패키지는 마이크로 칩(88)상에 위치된 패드(96)와, 약0.003인치(0.076mm)와 0.008인치(0.203mm) 사이의 피치로 이격된 리드프레임 도전요소(100)를 포함한다. 바람직하기로는, 보호수단(90)의 외부로 연장된 도전요소(100)의 부분들은 약0.004인치(0.102mm)와 약0.010인치(0.254mm) 사이의 피치로 이격된다.
다시 제10도를 참조하면, 저가 리드프레임 패키지(84)의 구성 방법이 도시되어 있다. 바람직하기로는, 이러한 구성방법은 칩으로/로부터의 신호의 입/출력을 위한 패드(96)를 가진 반도체 칩(88) 제공단계와, 칩(88)과의 접속을 위한 리드프레임(86)의 위치결정 단계를 포함한다. 바람직하게는 리드프레임(86)은 전원, 그라운드 및 상기 패드(96)로의 입력 및 출력 신호들을 전송하기 위한 제1단부(101)와 제2단부(102)를 가진 신호 도전요소(100)중 적어도 하나를 포함한다. 이때 칩 및 리드프레임 패키지는 미리 형성된 땜납 융기(16)를 사용하여 도전요소(100)를 칩 패드(96)에 결합함으로서 형성된다. 그 다음, 보호수단(76)은 반도체 칩(88)과 리드프레임(86)의 일부주위를 밀봉 및 주변보호하고 리드프레임(86)의 다른 부분은 보호수단(76)으로부터 돌출되어 다른 장치와의 접속을 제공하도록 재치된다. 제기된 구성방법은 챔버를 형성하도록 반도체 칩(88) 주변에 위치된 제1의 밀봉부재(112)와 제2의 밀봉부재(113)로 이루어진 보호수단(76)을 포함한다. 바람직하게는, 밀봉부재 각각은 칩(88)과 밀봉부재(112, 113)의 독립 열팽창 순환이 가능하도록 반도체 칩(88)으로부터 이격된 챔버벽(114)을 포함한 내부 표면을 포함한다. 또한, 상기 장치의 제기된 조립 방법에서는 중간 패키징 없이 도전요소의 제2단부(102)를 인쇄회로기판(13)에 접속한다.
상기한 방법은 유전재 등의 테이프 수단에 의해 분리되고 운반되는 복수의 도전요소를 갖는 테이프 리드프레임을 포함한 리드프레임을 사용하는 것으로 예상된다. 보호수단(76)을 제공하는 이외에 응력완화수단이 제공될 수 있다. 특히, 저가 리드프레임 패키지(84)의 구성 방법은 열순환중에 칩(88), 리드프레임(86) 및 보호수단(76)에 가해진 열응력에 의해 일어난 기계적 피로를 경감하기 위하여 챔버벽(114)과 반도체 칩(88) 사이에 응력완화수단(12)을 위치시키는 단계를 추가로 포함한다.
패키징 기술분야에서, 리드프레임에의 다이 또는 능동장치의 결함에는 실질적인 경비가 소요된다. 이 경비는 필요로하는 다이당 결합의 수가 증가함에 따라 증가한다. 그러므로, 반도체 칩의 용량이 증가함에 따라 다이당 결합의 수도 증가한다. 다이를 리드프레임에 결합하는데 필요한 시간 및 에너지를 줄이기 위하여 종래에 여러 가지의 개선안이 제시되어 왔지만 처리단계의 대표적인 패턴은 산업상 실시하는 것이다. 제11도에 도시된 바와같이, 제1의 리드프레임은 다이에 부착되어야 한다. 그 다음, 다이는 제1의 리드프레임으로부터 절제되고 패키지에 에폭시 결합된다. 그 다음, 제1의 리드프레임은 패키지에 부착되어야 하고 뚜껑(lid)이 그 위에 용접되어야 한다. 그러나, 추가적인 단계를 필요로 한다. 이 단계중에 다이로부터 패키지를 통하여 외부장치로 통하는 도전로(conductive path)를 제공하기 위하여 패키지에 제2의 리드프레임을 결합하는 단계가 포함된다. 이때에만 조립된 패키지가 기능시험을 받을 준비가 된다. 탭 조립체 당 1000회 이상의 결합을 필요로 하는 것은 종래 기술에서 보편적인 것이었다. 본 발명의 저가 탭 패키지는 다수의 종래 탭 조립체 단계들을 인지하고 제거한다. 사실, 제12도에 도시된 바와같이, 본 발명의 저가탭 패키지는 더 적은 처리단계로 이루어지며 조립된 다이당 결합되는 수를 크게 감소시킨다. 특히, 제12도에 도시된 바와같이, 본 발명의 저가 탭 패키지는 리드프레임을 다이에 에폭시 결합된다. 다음에, 패키지상에 뚜껑이 봉인되고 패키지가 기능시험 받을 준비상태로 된다. 제10도에 도시된 바와같이, 연속되는 리드프레임 주변에 보호수단을 제공하는 것은 대부분의 고성능 칩에 대해 수백회의 결합을 요구하는 종래의 필요조건을 제거하는 혁신적인 것이다. 대규모의 칩 제조공정에 대하여 본 발명에서는 수많은 충돌을 일으킴으로서 간단히 측정할 수 있다. 예를들어, 종래 기술에서 동일한 상호접속 필요조건과 비교하여 제거된 결합횟수의 칩단 감소율은 쉽게 50%를 초과하며, 신뢰도가 크게 증가된다. 칩당 결합 필요조건의 이같은 큰 감소는 지금까지 설명한 생산 효율을 달성하면서 이들 장치들을 제조할 수 있도록 한다.
제15b도는 신호 성능을 개선하도록 설계된 또 하나의 리드프레임 구조를 나타낸다. 도시된 바와같이, 필터 리드프레임 조립체(162)는 고성능 패키지에 있어서 신호대 잡음비를 개선하기 위해 제공된다. 제기된 필터 리드프레임 조립체(162)는 전원, 그라운드, 및 반도체 칩 등 전자부품으로/로부터의 신호도전로중 적어도 한가지를 제공하기 위한 도전요소(166)를 구비한 리드프레임(164)을 포함한다. 리드프레임 조립체에 대한 전기적 결합을 제공하기 위한 캐패시터수단이 또한 제공된다. 바람직하기로는 캐패시터 수단은 리드프레임(164)의 전원과 그라운드 도전요소 사이에 부착된 적어도 하나의 디커플링 캐패시터(169)를 포함한다.
전형적인 리드프레임 장치에 있어서의 신호 충실도는 전기 잡음에 의해 감소되며 이것은 본 발명의 필터 리드프레임에 따라 배열된 디커블링 캐패시터(169)를 사용함으로서 제거되거나 최소화될 수 있다. 특정 디커플링 캐패시터가 위치된 반도체 칩의 전원 및 그라운드 접속부에 가까워지면 가까워질수록, 그 캐패시터의 잡음 감소 능력은 더 효과적인 것으로 된다. 종래의 디커플링 캐패시터는 제15a도에 도시된 바와같이, 전형적으로 인쇄회로기판 및 패키지상에 재치된다. 그러나, 제15b도에 도시된 바와같이 디커플링 캐패시터(169)를 리드프레임(164)상에 직접 재치함으로서, 캐패시터는 이들을 디커플링 효과를 최대화하기 위하여 각각의 전원 및 그라운드 접속에 가능한한 근접하게 위치된다. 디커플링 캐패시터(169)를 리드프레임 전원 및 그라운드 도전요소(166)에 부착하는 여러 가지 수단들은 땜납 페이스트, 땜납 선형성(prform) 또는 도전성 에폭시를 사용하는 등으로 이용할 수 있다. 필터 리드프레임 조립체(162)는 도전요소(166)를 분리하기 위한 유전재(173)를 갖는 테이프 리드프레임을 포함하는 것이 좋다. 도전요소(166)는 구리로 이루어진 것이 좋다.
제15b도에 도시된 바와같이, 필터 리드프레임 조립체(162)는 칩으로/로부터의 신호의 입/출력을 위한 인터페이스 영역(180)을 갖는 반도체 칩(178)으로 이루어진 통합 부품 수단을 또한 구비한다. 반도체 칩(178)은 칩(178) 인터페이스 영역과 캐패시터(169) 사이의 분리를 최소화하면서 신호의 디커플링을 제공하도록 적어도 하나의 디커플링 캐패시터(169)가 칩 인터페이스 영역(180) 위에 위치되게 리드프레임(164)에 접속된다.
필터 리드프레임 조립체(162)는 보호수단(76)을 추가로 구비할 수 있다. 보호수단(76)은 반도체 칩(178)과 테이프 리드프레임(164) 주변에서 밀봉된 주변보호를 제공하고 테이프 리드프레임(164)의 다른 부분은 보호수단(185)으로부터 돌출되어 다른 장치와 접속을 제공하도록 구성되고 배열된다. 제15b도는 어떠한 중간 패키징 없이 보호수단(185)으로부터 연장되어 인쇄회로기판(190)과의 접속을 제공하는 리드프레임 제2단부(188)을 갖는 필터 리드프레임 조립체(162)를 나타낸다. 필터 리드프레임 조립체(162)는 굴곡을 제공하고 조립체의 분열 또는 파괴를 방지하도록 개방 영역이 제공될 수 있다.
이하 설명될 본 발명의 땜납 구성은 제조상의 효율, 개선된 성능 및 더 큰 신뢰도를 달성하도록 하는 전자부품의 패키징 및 결합 시스템에 관한 것이다. 전자장치 패키지의 신뢰도에 있어서의 중요한 개선은 연성 땜납 융기 혼합물을 사용함으로서 본 발명의 기술에 따라 달성된다. 여러 가지 혼합물이 사용될 수 있으나, 광범위의 열환경을 통하여 단일 고체상 금속 상태를 유지하는 혼합물을 사용하는 것이 좋다. 예를들면, 전자부품이 매우 높은 온도에서 실온이하의 온도까지의 범위의 여러 가지 동작 분위기에 노출되는 것은 흔히 있는 일이다. 많은 종래의 결합 혼합물은 금속 피로를 유도하는 온도 변화중에 고체와 책체 사이의 위상 변화를 가져온다. 이것은 바람직하지 않은 특성을 나타내며, 그러한 결합재를 사용하는 시스템 및 부품에 대한 실질적인 신뢰도 문제를 야기한다.
본 발명의 땜납 혼합물은 전자 결합 혼합물 분야에서 사용된 땜납 결합재에 의해 지금까지 경험했던 것 보다 실질적으로 더 넓은 분야에서 단상 고체를 유지하는 제기된 주석-납의 땜납 혼합물을 나타낸다. 특히, 3중량%이하의 주석과 97중량% 이상의 납으로 이루어진 혼합물을 사용하면 실질적으로 고신뢰도의 결합을 가져온다. 예를들어, 1중량%의 주석을 함유한 땜납 융기를 테스트하면 예를들어 3-6중량%의 더 높은 주석을 함유한 융기보다 그 신뢰도가 3배 이상으로 됨을 알 수 있다.
제16도에는 간단화된 주석-납 상평형도가 도시되어 있다. 예시된 주석-납 혼합물은 선 A, B, C 위의 온도에서 완전히 용해되어 액체상태로 된다. 따라서, 선 A, B, C는 이 시스템의 액상선이라고 한다. 그러므로, I라고 표시된 모든 영역에서는 완전히 액체상태이다. 도면에서 베타(β)와 알파(α)라고 표시된 영역 II와 III은 각각 고체용제 영역이다. 주어진 구성 및 주어진 온도의 합금이 α와 β영역내로 들어오면 단상(single phase)을 갖는다. 이들 영역의 상한선을 형성하는 A-D선과 C-F선은 D-F선과 함께 고상선이라 부른다. 고상선(A, D, F, C)아래의 물질은 완전히 고체상태이다. 영역 IV의 물질은 β와 α를 여러 가지 비율로 결합하여 구성된다. F-G선과 D-E선의 곡선은 고체 용제 영역 II와 III에서의 용질(기본 요소)량이 냉각으로 감소되고 영역 IV가 여러 가지 구성의 α와 β가 상존하는 이중상(double phase)으로 구성된다는 것을 나타낸다. 영역 V와 VI은, 도시된 바와같이, 시스템의 고상선과 액상선 사이에 위치하며 따라서 각각 β+액체와 α+액체로 이루어진다. 이 영역들은 보통 불활성 범위라고 한다. 전자결합에 대한 대부분의 공지된 땜납 혼합물은 이 불활성 범위내에 존재한다. 그러나 α 또는 β의 고체 결정이 주석과 납의 액체 용제에 담가지고 온도가 내려갈때에, 액체는 더 이상 대량의 제2의 위상을 용해하지 못하며, 공융온도(eutectic temperature)에 도달하거나 물질의 균형이 α와 β의 혼합물로 전체적으로 고정될 때까지 β와 α의 더 많은 결정들이 형성된다.
제16도에 도시된 바와같이, 선 Q는 90중량%의 납과 10중량%의 주석으로 이루어진 합금을 나타낸다. 합금이 고온 액체 용제로부터 더 낮은 온도로 변화할 때에 이것은 여러 가지의 금속 위상을 통과한다. 초기 냉각시에 합금은 먼저 영역 VI에서 α의 결정을 형성하기 시작하는 불활성 범위로 변화된다. 더 냉각되면 합금은 영역 III에서 고체(α)상의 형태로 고정된다. 합금이 더 낮은 온도인 선 F-G에 근접하면, 고체 용제는 더 이상 모든 주석을 보유할 수 없고 β상의 형성은 영역 IV에서 β와 α가 공존하는 2상영역을 만든다.
제16도는 또한 98중량%의 납과 2중량%의 주석 혼합물인, 선 R에 의해 표시된 것과 유사한 혼합물의 경우에만 정상적으로 실온에서 α의 단상만이 존재함을 나타낸다. 사실, 이와같이 주석함량이 낮은 혼합물은 가장 넓은 범위의 단상의 고체 땜납 혼합물을 제공한다. 결국, 연성의 땜납 결합재는 광범위한 동작 온도중에 금속위상이 변화되지 않는 주석함량이 매우 낮은 합금으로 만들어지고, 따라서 결합재의 신뢰도 및 피로를 야기하는 열에 대한 저항성을 증가시킨다.
따라서, 적어도 약 -65℃~200℃의 넓은 온도 범위에서 단상의 고체 상태를 유지하는 도전성 전자부품의 고강도 결합을 제공하기 위해 연성 땜납 결합재를 사용하는 것이 바람직하다. 제기된 연성 땜납 결합재는 주석과 납혼합물로 이루어진다. 따라서, 혼합물은 주석과 납을 포함하는 것이 요망되는데 이때 주석의 중량%는 혼합물이 실질적인 0℃에서 단상 고체(α+β) 상태로 변화하는 값보다 적거나 동일하다. 상기 주석-납 혼합물의 땜납 결합재는 전자부품간에 미리 형성된 위치 및 실질적인 리플로우 결합을 하도록 구성된 땜납 융기를 아울러 포함한다.
제16도에 도시된 바와같이, 땜납 융기의 형태일 수 있는 제기된 땜납 결합재는 안정도 범위의 열순환을 최대한 활용하기 위해 3중량% 이하의 주석과 97중량% 이상의 납을 포함한다. 특히, 전자부품의 상호 접속에 사용되는 제기된 땜납 융기재는 0.5~2중량%의 주석과 98~99.5중량%의 납을 포함한다. 이와같이 제기된 주석 함량내에서 제조된 부품된 -65℃에서 150℃까지 1000회 이상 고장없이 열순환된다. 대조적으로 약 3~6%의 주석함량을 가진 땜납 결합재를 사용하여 시험하여 본 결과 200회 이하의 열순환에서 고장이 발생하였다.
본 발명의 땜납 혼합물에 따른 제기된 연성 땜납 결합재의 최소한 몇가지의 응용예는 미국방성 군사표준 883이내에서 초안된 환경에서의 사용에 적합하다. 따라서, 미리 형성된 융기 구성의 땜납 결합재는 -65℃~150℃의 온도에서 미국방성 군사표준 883 방법 1010에 의해 요구된 최소값인 100회의 열순환을 초과하는 도전성 전자부품의 고강도 결합이 되도록 제공된다. 이 땜납 결합재는 3중량% 이하의 주석과 97중량% 이상의 납의 유효량을 포함하는 것이 좋다. 특히, 이러한 땜납 결합재는 약 0.5~2중량%의 주석과 약98~99.5중량%의 납의 혼합물로 된 것이 좋다.
본 발명의 땜납 혼합물을 설명하는 또 하나의 방법은 -65℃~+150℃의 온도 범위에서 미국방성 군사표준 883 방법 1010에 의해 요구된 최소값인 100회의 열순환을 초과하고 주석과 납의 혼합물로 되어 있으며 이때 주석의 중량퍼센트는 혼합물이 실질적으로 0℃에서 단상고체(α)상태로부터 2상고체(α+β)상태로 변화하는 값보다 적거나 동일한 값인 도전성 전자부품의 고강도 결합을 위한 땜납결합재를 제공하는 것이다. 유사하게, 본 발명은 미국방성 군사표준 883 방법 1010에서 열순환 필요조건으로 규정한 -65℃~150℃의 온도 범위에서 단상의 고체상태를 유지하기 위한 혼합물을 포함한 전자부품을 상호접속하는데 사용되는 땜납 융기재를 설명한다.
전술한 바와같이, 본 발명의 땜납 혼합물을 사용하는데 있어서는 앞에서 설명한 또는 전자부품 패키징 기술분야에서 공지되어 있는 방법이 아닌 방법으로 고신뢰도의 결합을 제공하도록 땜납 혼합물을 반도체 칩상에 위치시키는 것을 포함한다.
본 발명의 땜납 혼합물은 리드프레임을 전자장치에 상호접속하는데 사용하기 위하여 고강도의 땜납 융기가 미리 형성된 도전요소를 갖는 리드프레임 조립체를 아울러 포함한다. 이 리드프레임 조립체는 전원, 그라운드 및 전자장치의 결합위치에 입력 및 출력신호를 전송하기 위한 신호 도전요소중 적어도 한가지를 포함한 리드프레임 수단을 포함하는 것이 좋다. 리드프레임은 또한 전자 장치상의 결합위치와 선택적인 결합을 위하여 도전요소 상에 미리 형성된 땜납 융기를 포함한다. 땜납 융기는 0℃~150℃의 온도 범위에서 단상 고체상태를 유지하기 위한 혼합물을 포함한다. 대안으로서, 이 리드프레임 조립체의 땜납 융기는 0.5~2중량%의 주석과 약 98~99.5중량%의 납을 포함할 수 있다. 더욱이, 리드프레임 조립체의 땜납 융기는 0℃~150℃의 온도범위에서 단상고체를 유지하고 약 0.5~2중량%의 주석과 약98~99.5중량%의 납의 함량을 가진 혼합물을 포함할 수 있다. 상기 땜납 융기 혼합물 특성중 어느 하나를 갖는 리드프레임 조립체는 도전요소를 분리하기 위한 절연재를 가진 테이프 리드프레임을 아울러 포함할 수 있다.
본 발명의 땜납 혼합물은 전원, 그라운드 및 신호도전 요소중 적어도 한 가지를 포함한 리드프레임 제공단계와, 도전요소를 전자장치의 결합위치에 선택적으로 결합하는 수단을 제공하도록 도전요소상에 땜납 융기를 미리 형성하는 단계를 포함한 준비시 결합의 융기가 형성된 리드프레임 제조방법을 또한 나타내며, 땜납 융기는 0℃~150℃의 온도범위에서 단상의 고체상태를 유지하는 혼합물로서 미리 형성된다. 대안으로서, 상기 분지시 결합의 융기가 형성된 리드프레임 제조방법의 일환으로서 미리 형성되는 땜납 융기의 땜납 융기 혼합물은 약 0.5~2중량%의 주석과 약 98~99.5중량%의 납으로된 혼합물을 포함한다. 사실, 제기된 준비시 결합의 융기형성된 리드프레임 제조방법은 0℃~150℃이 온도범위에서 단상고체상태를 유지하고 약 0.5~2중량%의 주석과 약 98~99.5중량%의 납으로 이루어진 혼합물로된 땜납 융기를 포함할 수 있다.
저가의 고강도 리드프레임 및 반도체 칩 조립체가 또한 본 발명의 땜납 혼합물에 따라 제공될 수 있다. 제기된 저가 고강도의 리드프레임 및 반도체 칩 조립체는 칩으로/로부터의 신호 입/출력을 위한 결합위치를 포함한 반도체 칩을 구비한다. 조립체는 또한 전원, 그라운드 및 반도체 칩상의 결합위치로의 입력 및 출력신호를 전송하기 위한 신뢰도전요소중 적어도 한가지를 포함한 리드프레임 수단을 포함한다. 또한, 이 저가 고강도의 리드프레임 및 반도체 칩 조립체는 대응하는 리드프레임 도전요소와 반도체 칩상의 결합위치 사이에서 리플로우되는 땜납 융기를 포함하는 땜납 융기수단을 포함한다. 땜납 융기는 0℃~150℃의 온도범위에서 단상의 고체상태를 유지하는 혼합물을 갖는다. 대안으로서, 땜납 융기는 약 0.5~2중량%의 주석과 약 98~99.5중량%의 납으로 이루어진 혼합물을 가질 수 있다. 그러나, 본 발명의 땜납 혼합물에 따른 다른 하나의 저가 고강도 리드프레임 및 반도체 칩 조립체는 0℃~150℃의 온도 범위에서 단상의 고체상태를 유지하는 혼합물을 갖는 땜납 융기를 포함한 땜납 융기수단을 포함하며, 그 혼합물은 약 0.5~2중량%의 주석과 약 98~99.5중량%의 납을 포함한다. 유사하게, 저가 고강도의 리드프레임 및 반도체 칩 조립체의 제조방법이 제공된다. 상기 조립체 제조방법은 칩으로/로부터의 신호 입/출력을 위한 결합위치를 포함한 반도체 칩 제공단계와, 전원, 그라운드 및 상기 반도체 칩의 결합 위치에 입/출력 신호를 전송하기 위한 신호도전요소중 적어도 한가지를 포함하는 리드프레임 수단 제공단계와, 대응하는 리드프레임 도전요소와 반도체 칩의 결합 위치 사이에 위치되고 0℃~150℃의 온도범위에서 단상의 고체상태를 유지하는 혼합물을 가진 땜납 융기를 포함한 땜납 융기수단 제공단계와, 대응하는 리드프레임 도전요소를 반도체 칩상의 결합위치와 접합하도록 땜납 융기를 리플로우하는 단계를 포함한다. 상기 제기된 방법에서의 땜납 융기의 혼합물은 0℃~150℃의 온도범위에서만 단상의 고체상태를 유지하는 특성을 가짐으로서 정해지는 것보다는 약0.5~2중량%의 주석과 약 98~99.5중량%의 납으로 이루어질 수 있다. 그러나, 저가 고강도 리드프레임 및 반도체 칩 조립체에 대한 또 다른 제조방법은 약 0.5~2중량%의 주석과 약 98~99.5중량%의 납으로 이루어진 혼합물을 갖는 땜납 융기를 포함하고 그 혼합물은 0℃~150℃의 온도범위에서 단상의 고체상태를 유지한다.
본 발명의 땜납 혼합물은 또한 칩으로/로부터의 신호 입/출력을 위한 결합위치를 포함하는 반도체 칩 제공단계와, 전원, 그라운드 및 상기 반도체 칩상의 결합위치에 입력 및 출력신호를 전송하기 위한 신호도전요소중 적어도 한가지를 포함하는 리드프레임 수단 결합단계와, 반도체 칩의 결합 위치에 미리 형성되고 0℃~150℃의 온도범위에서 단상의 고체상태를 유지하기위한 혼합물을 갖는 땜납 융기 제공 단계와, 반도체 칩 결합 패드상에 미리 형성된 땜납 융기를 대응하는 리드프레임 도전요소와 정열하는 단계와, 대응하는 리드프레임 도전요소를 반도체 칩상의 결합위치와 접합하도록 땜납 융기를 리플로우하는 단계를 포함한 저가 고강도 리드프레임 및 반도체 칩 조립체 제조방법을 포함한다. 저가 고강도 리드프레임 및 반도체 칩 조립체를 제조하는 이러한 방법은, 대안으로서 약 0.5~2중량%의 주석과 약 98~99.5중량%의 납으로 이루어진 혼합물을 갖는 땜납 융기를 포함할 수 있다.
본 발명의 땜납 혼합물에 대한 또 하나의 실시예는 칩으로/로부터의 신호 입/출력을 위한 결합위치를 포함한 반도체 칩과, 전원, 그라운드 및 상기 반도체 칩 결합 위치로/로부터의 신호전송을 위한 신호도전요소중 적어도 한가지를 가진 리드프레임과, 반도체 칩이 결합위치에 선택적으로 결합하도록 리드프레임 도전요소에 미리 형성되고 0℃~150℃의 온도범위에서 단상 고체상태를 유지하는 혼합물을 가진 땜납 융기를 구비한 결합수단을 포함하는 저가 고수율 고강도의 반도체 칩 및 리드프레임 조립체 키트를 포함한다. 땜납 융기는 또한 약 0.5~2중량%의 주석과 약 98~99.5중량%의 납으로 이루어진 혼합물을 포함할 수 있다. 대안으로서, 이 조립체 키트는 반도체 칩의 결합위치에 선택적으로 결합하기 위하여 리드프레임 도전요소에 미리 형성된 땜납 융기를 포함한 결합수단을 포함할 수 있다. 땜납 융기는 약 0.5~2중량%의 주석과 약 98~99.5중량%의 납으로 이루어질 수 있다. 전자부품의 패키지 및 결합분야에서 추가진보사항은 다음의 개량된 퍼네이스(furnace) 결합구조 및 방법을 포함한다.
전자부품 결합의 기본 퍼네이스 결합기술은 공지되어 있다. 결합된 장치는 퍼네이스내에 위치되어 가열되고 도전요소를 저압 결합한다. 그러나 결합되는 여러 가지 도전요소에 인가된 균일하지 않은 압축력하에서는 자주 문제가 발생한다. 가끔 이러한 불균형 결합력은 어떤 도전요소의 과잉 압축을 야기하고 다른 도전요소가 불충분하게 압축된다. 각 경우에 있어서, 전체적인 패키지의 신뢰도가 감소된다. 따라서 본 발명에서는 종래의 압축문제를 받지 않고 반도체 칩에 리드프레임의 도전요소를 압축 퍼네이스 결합하는 것을 제어하기 위한 수단이 제공된다. 특히, 제17도에 도시된 결합 시스템(208)은 반도체 칩을 지지하기 위한 칩 지지표면이 있는 홀딩 부재를 구비한 홀딩수단과, 리드프레임의 도전요소를 반도체 칩의 결합위치에 정확히 위치시키기 위한 재치수단과, 칩 결합위치에 도전요소를 결합한 것을 가열 리플로우 하기 위한 퍼네이스를 포함한 퍼네이스 가열 수단을 포함한다.
제17도에 도시된 바와같이, 대표적인 퍼네이스 결합 주기는 홀딩부재(210)내에 설치된 도전요소 및 반도체 칩을 가열하도록 구성된 벨트 퍼네이스(210) 등의 퍼네이스 수단을 포함한다. 벨트 퍼네이스(212)는 벨트 퍼네이스(210)를 통하여 홀딩 부재를 이송하는 벨트 부재(215)를 포함한다. 제기된 밸트 퍼네이스(210)는 도전요소가 결합되는 칩의 위치 주변의 대기를 중간으로 또는 감소시키기 위한 수단을 포함한다. 따라서 상기 중간 또는 감소된 대기는 재료의 무용제 결합이 가능하게 한다.
제18도에 도시된 바와같이, 홀딩부재(212)에 반도체 칩을 재치하기 위한 수단이 제공된다. 챔버(220)에는 반도체 칩(223)을 임시로 유지하고 리드프레임(226)의 도전요소(225)에 칩(223)을 정밀하게 정열할 수 있도록 진공을 만드는 진공 수단이 제공된다. 챔버(220)는 또한 칩(223)이 홀딩부재(212)의 열보유부에 노출되는 것을 최소화 한다. 재치수단은 칩을 퍼네이스(210)내에서 가열하기 전에 재치된 칩(223) 및 리드프레임(226)을 단단히 고정하기 위하여 J로 표시된 화살표로 나타낸 클램프 스프링 조립체를 아울리 포함한다. 바람직하기로는, 결합장치(208) 재치수단은 리드프레임(226)을 결합하고 정열하도록 구성되고 배열된 위치조정용 쐐기(23)를 아울러 구비한다. 또한 도시된 바와같이, 홀딩부재(212)에는 위치조정구멍(23)을 형성하는 표면(232)이 위치된다. 위치조정구멍(233)은 위치조정용 쐐기(23)를 미끌어질 수 있게 수납하도록 구성되고 배열된다. 제18도에 도시된 바와같이 위치조정용 쐐기(230)와 위치조종구멍(233)의 상호작용은 칩(233)의 결합위치에 관하여 도전요소(225)에 조악한 정열을 제공한다.
제17도에 도시된 홀딩부재(212)는 단자대 융기정열을 유지하고 땜납 융기(235)와 도전요소(225) 사이의 접촉을 확실히 하는 수단을 포함한다. 땜납 융기(235)와 도전요소(225)간의 접촉은 강성 삽입물 또는 공형 삽입물을 사용함으로서 달성된다. 강성삽입물(240)은 연성 땜납 융기를 적용할 때에 사용하도록 구성되고 배열된다. 강성삽입물(240)은 칩(223)위에 수직 배열된 리드프레임 도전요소(225)의 상부에 위치된다. 따라서 강성 삽입물(240)은 중력에 의한 압축력을 리드프레임에 가하고 도전요소(225)가 적당한 칩결합 위치에 충분히 접촉되도록 한다. 도전요소(225)상에 강성 삽입물(240)을 재치하는 조절된 압축 효과는 도전요소(225)의 초기 비평탄성 및 칩(223)에 위치된 땜납 융기(235)의 어떤 높이차에 관계없이 반도체 칩(223)에 각 도전요소(225)가 일정하게 결합되도록 한다. 제기된 삽입물은 석영을 사용하는데 석영은 열차단 특성이 뛰어나기 때문이다. 본 발명에 따른 결합장치(208)를 사용하는 경우, 칩(223)에 대한 도전요소(225)의 수직 높이를 유지하기 위한 격리 수단(242)을 제공하는 것이 또한 바람직하다.
대안으로서, 칩표면(244)상의 도전요소 높이를 유지하기 위하여 강성 결합재를 사용할 수 있다. 그러나, 강성재를 사용하면, 압축 결합력이 인가되었을 때 칩(223)이 파열 되거나 손상될 수 있다. 그러므로, 제19도에 도시된 바와같이 공형삽입물을 사용할 수 있다. 공형 삽입물(248)은 공칭 삽입 압축이 칩(223)상의 강성재 융기 사이의 높이차를 수용할 수 있다는 점을 제외하고 강성 삽입물(240)과 유사한 작용을 하도록 구성되고 배열된다. 이 특성은 제고공정 중 부품손상의 한 원인을 제거하며 따라서 본 발명에 의해 제조된 부품의 신뢰도를 증가시킨다. 결합장치(208)는 미리 형성된 리플로우 가능한 땜납 융기가 부착된 도전요소와 함께 사용될 수 있다. 미리 형성된 리플로우 가능한 땜납 융기는 칩(223)상에 도시하고 설명한 바와같이 구성될 수 있다. 또한, 강성 삽입물(240) 및 공형삽입물(248)은 쉽게 교체될 수 있어서 효율을 높이고 연마 필요성을 감소시킨다.
재료절약 및 부품청결은 결합 공정중에 땜납 융기(235)를 둘러싸는 중간 또는 감소 대기하에서 본 발명의 퍼네이스 결합을 사용할 때에 증대된다. 결합 공정을 질소 분위기내에서 완성 하였을 때 무용제 결합이 달성될 수 있다.
따라서, 리드프레임의 도전요소에 반도체 칩을 조절된 압축 퍼네이스 결합하는 방법이 제공된다. 이 방법은 칩 지지표면(222)을 포함한 홀딩부재(212)에 복수의 결합위치를 갖는 반도체 칩(223)을 제18도에 도시된 바와같이 재치하는 단계와, 리드프레임(226)의 도전요소(225)를 칩결합 위치에 접속하는 미리 형성된 결합재 제공단계와, 리드프레임 도전요소를 반도체 칩의 결합 위치에 정열하는 단계와, 결합재가 도전요소 및 칩 결합 위치를 접촉하도록 리드프레임 도전요소를 칩 결합 위치로 이동시키는 단계와, 결합재를 리플로우되는 온도까지 가열하는 단계와, 결합공정을 완료하기 위해 결합재를 냉각하는 단계를 포함한다. 이 방법은 또한 결합 공정중에 결합재 주변에서 중간 또는 감소대기를 만드는 단계를 포함한다. 또한, 반도체 칩 재치 단계는 홀딩부재내로 연장된 챔버위의 칩지지 표면에 칩을 재치하는 단계와, 칩을 리드프레임 도전요소에 정확히 정열시키기 위해 칩을 임시 홀딩하도록 진공상태를 만드는 단계와, 조립체의 가열 이전에 리드프레임 도전요소와 정열되어 있는 칩을 고정하는 단계를 포함한다. 미리 형성된 결합재의 재치단계는 미리 형성된 땜납 융기를 리드프레임 도전요소 또는 반도체 칩 결합위치상에 재치하는 단계를 포함한다.
무용제 퍼네이스 결합이 사용되지 않는 경우에는 본 발명에 따른 용해물이 다른 수단에 의하여 결합 공정을 개선하기 위해 제공될 수 있다. 예를들어, 본 발명의 용해물은 제기된 조성물이 염가이고 쉽게 입수할 수 있으며 쉽게 혼합되어지기 때문에 특히 가격면에서 유리하다. 더욱이, 결합된 표면을 세정하는데 관련된 비용은 이들 표면이 종래의 용해물을 이용하여 결합된 후에, 본 발명의 용해물이 종래의 용해물을 사용했을 때 일반적으로 발생하는 탄화(charring)를 최소화하거나 실질적으로 제거하기 때문에 실질적으로 감소될 수 있다. 용해물 또는 용제는 결합재로서 금을 사용할 경우에는 일반적으로 사용할 필요가 없다. 그러나, 정상 대기에서 땜납결합을 사용할 경우, 결합 위치에서의 접합을 위하여 무산소 표면을 만들도록 용제를 사용할 필요가 없다. 염화암모늄, 염화아연, 염화수소 또는 다른 공지의 활성물 등의 활성용제는 일반적으로 완전한 산성이며 유독성으로 될 수 있다. 활성용제를 사용한 후에 가끔 잔류하는 잔유물은 부품을 부식시킬 수 있으며, 다른 난점을 일으킨다. 대조적으로, 오일과 로진을 포함한 본 발명의 용해물을 사용하면 부품 표면상에 잔유물이 잔류할 때에도 상기한 활성 용해물과 관련된 문제를 일으키지 않는 실질적으로 불활성인 잔유물을 남긴다. 탄화성 및 부식성 용제 잔유물의 문제에 대한 종래의 해결방법은 알콜 조성물을 용제 또는 용제 조성물과 혼합하여 사용하는 것이다. 그러나 알콜은 증발성이 있으므로 그 효율이 감소한다. 워터 화이트 로진을 포함한 용해물에 이소프로필 알콜이 사용될 경우 용제가 가끔 태빙 처리중에 건조되고 탄화되며 실제적으로 세정이 불가능하진 않더라도 세정하기가 어렵다. 탄화된 용제는 이온성 오염원 또는 심미적인 문제를 일으킬 수 있다. 이 용해물은 결합 영역의 탄화 문제를 해결하기 위하여 로진 및 오일과 함께 사용되는 것이 좋다. 제기된 용해물은 저가이고 쉽게 이용할 수 있으며 위험성이 없는 물질인 것이 좋다.
제기된 용해물은 쉽게 혼합되고 분배되며 결합 위치에서 쉽게 제거된다. 이 용해물은 땜납을 표면에 결합하는데 필요한 온도이상의 점화온도를 갖는 오일 또는 오일 혼합물이기 때문에, 종래에는 가끔 용해물의 발화에 의해 야기되었던 탄화 잔유물은 실질적으로 최소화되거나 제거된다. 제기된 용해물은 약 5~95, 바람직하기로는 10~90, 더 좋게는 20~80, 특히 더 좋게는 30~70중량%의 로진을 포함한다. 본 발명에 따른 다른 하나의 용해물은 본질적으로 약 5~95중량%의 오일과 약 5~95중량%의 로진으로 구성된다. 로진에 오일을 첨가하면 용제의 점도를 조정할 수 있으며, 이로써 처리 도는 분배가 더 용이하게 된다. 그러나, 오일을 첨가하더라도 납땜중에 산화물의 형성을 최소화함에 있어 로진의 효능을 감소시키는 것으로 나타나지 않았다. 사실 오일을 첨가하면 특히 미세지오메트리 공간을 갖는 구조와 함께 사용할 때에 로진의 효능을 증대시키는 것으로 예상된다. 더욱이, 이 조성물의 안정도는 결합 공정의 온도 상승중에 용제 혼합물의 오일과 로진 각각의 백분율이 실질적으로 동일하다는 점에서 중요하다. 제기된 오일은 적어도 약 375℃의 점화온도를 갖는 것이 좋다. 비교적 높은 점화 온도를 갖는 오일을 선택함으로서 결합중에 용제가 탄화되는 경향이 감소되어 진다. 따라서, 오일 또는 오일 혼합물은 적어도 약 375℃의 점화온도를 갖는 것으로 사용될 수 있다. 제기된 오일은 식물성 오일, 어유, 동물성 오일, 광물성 오일등 또는 이들의 혼합물로 이루어진 그룹으로부터 선택될 수 있다. 제기된 오일 또는 이들의 혼합물로 이루어진 그룹으로부터 선택될 수 있다. 제기된 오일 또는 오일 혼합물은 적어도 약 390℃, 바람직하기로는 약 400℃, 더 좋게는 약 415℃, 특히 더 좋게는 약425℃의 점화온도를 갖는다. 사용하기 위해 상기 그룹으로부터 선택된 오일은 적어도 약 430℃의 점화 온도를 갖는 것이 가장좋다. 식물성 오일을 사용할 때는 땅콩유, 해바라기유, 유제유, 두유, 캐스터유, 조조바유, 옥수수유등 또는 이들의 혼합물로 이루어진 그룹으로부터 선택하는 것이 좋다. 그러나 높은 점화온도를 나타내는 다른 공지의 오일을 사용할 수도 있다. 가장 바람직하기로는, 식물성 오일은 땅콩유이며 적어도 약 430℃의 점화온도를 갖는 것이 좋다. 제기된 용해물에 있어서 로진의 중량%의 50%에 도달할때에 제기된 용해물의 장점은 충분히 실현되는 것으로 예상된다. 예를들어, 로진의 합성율이 50%에 도달할 때 용해물은 분배 및 사용을 위하여 쉽게 유동될 수 있다. 더욱이, 로진의 중량%가 증가하면 제기된 용해물의 반탄화(anti-charring) 특성은 결합중에 더 명확하게 되고 발생하는 탄화의 양은 최소화 된다. 결국, 제기된 용해물은 적어도 약 30, 바람직하기로는 약 40, 더 좋게는 약 50중량%의 로진을 포함하는 것이 좋다. 더욱이, 오일의 중량%에 대한 로진의 중량%비율은 적어도 약 0.1, 바람직하게는 약 0.5, 더 좋게는 0.75, 이보다 더 좋게는 0.9, 특히 더 좋게는 0.95, 가장 좋게는 약 1인 것이 좋다.
제기된 용해물에서 사용하기 위한 로진은 실질적으로 불활성이고 비활동성 로진으로 선택하는 것이 좋다. 제기된 로진은 많은 제조원으로부터 입수할 수 있는 워터 화이트 로진을 포함하지만 비활동성의 다른 로진을 또한 사용할 수 있다. 제기된 오일 미 로진 화합물은 전자부품에서 사용할 수 있고 일반적으로 그것과 접속하는 사람에게 무해한 비부식성 비유독성 용해물을 제공한다. 또한 의도된 사용이 전자부품의 안전 또는 다른 이유 때문에 비활동성 로진을 요구하지 않을 때, 이 용해물은 제기된 오일 조성물과 양립할 수 있는 활동성 로진을 포함할 수 있다.
본 발명의 용해물에 대한 제기된 실시예가 탄화 및 납땜 작업중 탄화된 잔유물의 생성을 실질적으로 제거하기 때문에 납땜 표면의 세정이 훨씬 용이하여 진다. 예를들어, 특히 거칠거나 유독한 세정물질을 사용할 필요가 없다. 그러한 표면은 따뜻한 크실렌, 건성 아세톤 등의 비교적 순한 세정물질을 사용하여 쉽게 세정된다.
도전요소를 땜납과 결합하는 방법이 또한 제공된다. 이 방법은 땜납과 용해물을 결합되어질 도전요소상에 재치하는 단계를 포함하며, 상기 용해물은 약 5~95중량%의 오일과 약 5~95중량%의 로진을 포함한다. 다음 단계는 표면, 땜납 및/또는 용제를 약 250~400℃의 온도로 가열하는 것이며, 이때 용해물의 탄화는 최소화 된다. 결합은 약 250~400℃, 바람직하게는 300~400℃의 온도에서 발생하며, 비교적 높은 점화온도의 오일 또는 오일 혼합물에 의하여 이들 온도에서 탄화가 최소화될 수 있을 경우 종래의 용제에서 나타나는 탄화 효과는 실질적으로 최소화되거나 제거될 수 있다.
[실시예 1]
점화온도가 443℃인 땅콩유와 알파5002라는 상표면으로 거래되고 있는 로진을 같은 중량비로 함께 혼합하고 유리 믹서에서 적당한 속도로 약 2분동안 흔들었다. 결과적인 용해물은 부드럽고 점성이 있으며 쉽게 분배될 수 있는 것이었다. 결화적인 용해물을 리드프레임 표면에 인가하고 땜납을 이 표면에 가까운 325℃의 리플로우 온도로 가열했을 때 실질적으로 탄화는 발생하지 않았다.
비록 지금까지 본 발명의 특정 실시예에 대하여 설명하고 묘사하였지만 기술에 숙련된 사람이라면 본 발명의 진정한 취지 및 범위에서 벗어남이 없이 다른 실시예를 고안해낼 수 있기 때문에 본 발명은 상기 설명하고 도시된 부분의 특정 형성 및 구성으로 한정되지 않는 것으로 한다.

Claims (17)

  1. 집적회로 칩으로 사용하기 위한 적층식 리드프레임 조립체에 있어서, a) 각각이 적층식으로 배열되며 패턴된 도전요소를 포함하는 다중 리드프레임과; b) 상기 리드프레임의 선택적 도전요소를 전기적 및 기계적으로 접속하기 위한 땜납 융기를 포함하는 땜납 융기 수단을 구비하는 것을 특징으로 하는 적층식 리드프레임 조립체.
  2. 제1항에 있어서, 땜납 융기부가 집적회로 칩을 갖는 도전요소와 접속하는 것을 특징으로 하는 적층식 리드프레임 조립체.
  3. 제1항에 있어서, 각각의 리드프레임이 인접한 도전요소를 선택적으로 분리시키기 위해 절연 물질을 구비하는 것을 특징으로 하는 적층식 리드프레임 조립체.
  4. 제1항에 있어서, 상기 도전요소가 그라운드 도체를 구비하는 것을 특징으로 하는 적층식 리드프레임 조립체.
  5. 제4항에 있어서, 상기 그라운드 도체가 그라운드 평면을 구비하는 것을 특징으로 하는 적층식 리드프레임 조립체.
  6. 제1항에 있어서, 상기 도전요소가 전원도체를 구비하는 것을 특징으로 하는 적층식 리드프레임 조립체.
  7. 제6항에 있어서, 상기 전원 도체가 전원 평면을 구비하는 것을 특징으로 하는 적층식 리드프레임 조립체.
  8. 제1항에 있어서, 상기 도전요소가 신호라인을 구비하는 것을 특징으로 하는 적층식 리드프레임 조립체.
  9. 집적회로 칩으로 사용하기 위해 a) 각각이 그라운드 평면, 전원 평면 및 신호라인 도전요소중의 하나를 포함하고 조립체 내의 임피던스 및 잡음을 제어하기 위한 수단을 제공하기 위해 적층식으로 배열된 다중 리드프레임과; b) 리드프레임의 선택적 도전요소를 전기적 및 기계적으로 접속하기 위해 땜납 융기를 포함하는 땜납 융기 수단을 구비하는 것을 특징으로 하는 적층식 리드프레임 조립체.
  10. 제9항에 있어서, 땜납 융기의 일부분이 집적회로 칩을 갖는 도전요소와 접속하는 것을 특징으로 하는 적층식 리드프레임 조립체.
  11. 집적회로 칩을 사용하기 위해 a) 도전요소를 포함하는 제1리드프레임과; b) 도전요소를 포함하는 제2리드프레임과; c) 매몰된 스트립 라인을 형성하기 위해 제1 및 제2리드프레임 사이에 적층식으로 놓인 신호라인 도전요소를 포함하는 제3리드프레임과; d) 선택된 리드프레임 도전요소를 전기적 및 기계적으로 접속하기 위해 땜납 융기를 포함하는 땜납 융기 수단을 구비하는 것을 특징으로 하는 적층식 리드프레임 조립체.
  12. 제11항에 있어서, 땜납 융기의 일부분이 집적회로 칩을 갖는 도전요소와 접속하는 것을 특징으로 하는 적층식 리드프레임 조립체.
  13. 제11항에 있어서, 각 리드프레임이 도전요소를 분리하기 위해 절연 물질을 구비하는 것을 특징으로 하는 적층식 리드프레임 조립체.
  14. 제1항에 있어서, 적층식 리드프레임부에 놓여 다른 장치와 접속하기 위해 적층식 리드프레임의 다른 부분을 튀어나오게 한 보호수단을 추가로 구비하는 것을 특징으로 하는 적층식 리드프레임 조립체.
  15. 제14항에 있어서, 땜납 융기의 일부분이 집적회로 칩을 갖는 도전요소와 접속하는 것을 특징으로 하는 적층식 리드프레임 조립체.
  16. 제14항에 있어서, 각 리드프레임이 도전요소와 분리하기 위한 절연 물질을 구비하는 것을 특징으로 하는 적층식 리드프레임 조립체.
  17. 집적회로 칩으로 사용하기 위해 a) 각각이 적층식으로 배열되어 패턴된 도전요소를 포함하는 다중 리드프레임과; b) 선택되는 리드프레임의 도전요소를 전기적 및 기계적으로 접속하기 위해 땜납 융기를 포함하는 땜납 융기 수단과; c) 개선된 신호 실행을 하기 위해 적층식 리드프레임 조립체에 장착된 구성소자 수단을 구비하는 것을 특징으로 하는 적층식 리드프레임 조립체.
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Publication number Priority date Publication date Assignee Title
JPS5542351U (ko) * 1978-09-13 1980-03-18
EP0039160A3 (en) * 1980-04-29 1982-08-25 Minnesota Mining And Manufacturing Company Methods for bonding conductive bumps to electronic circuitry
JPS5998543A (ja) * 1982-11-26 1984-06-06 Hitachi Ltd 半導体装置
JPS63131561A (ja) * 1986-11-18 1988-06-03 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 電子パツケージ
JPS6419737A (en) * 1987-07-15 1989-01-23 Hitachi Ltd Multilayer interconnection tape carrier

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