KR0163554B1 - Detector for measuring the delay time of a chip - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속하는 기술 분야1. TECHNICAL FIELD OF THE INVENTION
본 발명은 각종 메모리장치의 액세스시간을 측정하기 위한 지연시간 감지회로에 관한 것이다.The present invention relates to a delay time detection circuit for measuring the access time of various memory devices.
2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention
종래의 경우 입력되는 클럭신호 CLKI의 칩에 대한 입력캐패시턴스와, 상기 클럭신호 CLKI의 출력패드셀에 대한 입력캐패시턴스는 동일하지 않다. 따라서 입력패드셀의 출력이 칩에 도달되는 시점이 정확하다고 할 수 없다. 또, 상기 측정하려는 시간이 수나노초에 불과한 아주 미미한 시간으로써, 측정장비의 정확도도 문제가 된다. 더불어 상기 미미한 시간을 측정하려면 고가의 측정장비가 필요하므로 측정비용도 상승하게 된다.In the conventional case, the input capacitance to the chip of the clock signal CLKI to be input is not equal to the input capacitance to the output pad cell of the clock signal CLKI. Therefore, the point of time when the output of the input pad cell reaches the chip is not accurate. In addition, since the time to be measured is only a few nanoseconds, the accuracy of the measuring equipment is also a problem. In addition, since expensive measurement equipment is required to measure the small time, the measurement cost also increases.
3. 발명의 해결방법의 요지3. Summary of Solution to Invention
중앙처리장치에서 전달되는 클럭신호 CLKI를 입력하여 버퍼링하는 입력패드셀과, 상기 입력패드셀의 출력에 응답하여 소정의 액세스동작을 수행하는 칩과, 상기 칩의 출력을 버퍼링하는 제1출력패드셀과, 상기 입력패드셀을 통과하는 클럭신호 CLKI에 응답하여 이를 차별적으로 지연하여 출력하는 복수개의 지연수단들과, 소정의 데이타를 저장하고 상기 지연수단들의 출력에 응답하여 소정의 시차를 갖는 출력신호를 출력하는 복수개의 래치수단들과, 상기 복수개의 래치수단들의 출력을 멀티플렉싱하고 소정의 제어신호에 응답하여 소정시간후 특정상태의 출력신호를 출력하는 멀티플렉서와, 상기 멀티플렉서의 출력신호를 버퍼링하는 제2출력패드셀을 구비하는 지연시간 감지회로를 발명하므로써 상기 문제점들을 해결하게 된다.An input pad cell for inputting and buffering a clock signal CLKI transmitted from a central processing unit, a chip performing a predetermined access operation in response to an output of the input pad cell, and a first output pad cell buffering the output of the chip And a plurality of delay means for differentially delaying and outputting the delayed signal in response to the clock signal CLKI passing through the input pad cell, and an output signal storing predetermined data and having a predetermined time difference in response to the output of the delay means. A plurality of latch means for outputting a multiplexer, a multiplexer for multiplexing the outputs of the plurality of latch means and outputting an output signal of a specific state after a predetermined time in response to a predetermined control signal, and a buffering output signal of the multiplexer. The above problems are solved by inventing a delay time sensing circuit having two output pad cells.
4. 발명의 중요한 용도4. Important uses of the invention
측정장비의 사용없이 정확한 칩의 액세스시간을 측정하게 된다.Accurate chip access times are measured without the use of measuring equipment.
Description
제1도는 칩의 지연시간을 감지하기 위한 종래의 회로구성을 보여주는 도면.1 is a diagram showing a conventional circuit configuration for detecting a delay time of a chip.
제2도는 칩의 지연시간을 감지하기 위한 본 발명의 실시예에 따른 회로구성을 보여주는 도면.2 is a diagram illustrating a circuit configuration according to an embodiment of the present invention for detecting a delay time of a chip.
제3도는 제2도에 따른 동작파형도.3 is an operating waveform diagram according to FIG.
본 발명은 칩의 지연시간을 감지하기 위한 감지회로에 관한 것으로, 특히 각종 메모리장치의 액세스시간을 측정하기 위한 감지회로에 관한 것이다.The present invention relates to a sensing circuit for sensing a delay time of a chip, and more particularly to a sensing circuit for measuring the access time of various memory devices.
다수의 정보를 저장하기 위한 메모리장치와, 상기 메모리장치 내부에 저장된 정보를 입출력하는 등의 제어신호를 발생하는 중앙처리장치는 개인용 컴퓨터를 구성하는 기본장치가 된다. 이러한 개인용 컴퓨터에서, 중앙처리장치에서 발생된 제어신호가 상기 메모리장치 내부로 유입되어 데이타가 출력되는 데 걸리는 시간을 측정하게 되면 불필요한 시간소비를 최소화할 수 있어 상기 개인용 컴퓨터의 고속동작을 수행할 수 있게 한다.A memory device for storing a plurality of pieces of information and a central processing device for generating control signals such as input and output of information stored in the memory device become basic devices of a personal computer. In such a personal computer, if a control signal generated from a central processing unit is introduced into the memory device and the time taken for data to be output is measured, unnecessary time consumption can be minimized, thereby enabling high speed operation of the personal computer. To be.
제1도는 칩의 지연시간을 감지하기 위한 종래의 회로구성을 보여주는 도면이다.1 is a diagram illustrating a conventional circuit configuration for detecting a delay time of a chip.
제1도를 참조하면, 도시되지 아니한 중앙처리장치에서 특정 칩에 저장된 데이타를 액세스하기 위한 클럭신호 CLKI는 입력패드셀(2, 3)의 입력단과 접속된다. 상기 입력패드셀(2, 3)의 출력단은 분기되어 칩(4)의 입력과 출력패드셀(7, 8)의 입력단에 공통으로 접속된다. 상기 칩의 출력단은 출력패드셀(5, 6)의 입력단과 접속된다. 상기 출력패드셀(5, 6)의 출력단에서는 데이타비트 DB가 출력되고, 상기 출력패드셀(7, 8)에서는 클럭신호 CLKO가 출력된다.Referring to FIG. 1, a clock signal CLKI for accessing data stored in a specific chip in a central processing unit (not shown) is connected to an input terminal of the input pad cells 2 and 3. The output terminals of the input pad cells 2 and 3 are branched and connected in common to the input terminals of the chip 4 and the input terminals of the output pad cells 7 and 8. The output terminal of the chip is connected to the input terminals of the output pad cells 5 and 6. The data bit DB is output from the output terminal of the output pad cells 5 and 6, and the clock signal CLKO is output from the output pad cells 7 and 8.
제1도에 있어서, 클럭신호 CLKI가 입력패드셀(2, 3)로 전달되고 상기 입력패드셀(2, 3)에서의 출력은 칩(4)과 출력패드셀(7, 8)로 동시에 전달된다. 이에 따라 칩(4)으로 전달된 입력패드셀(2, 3)의 출력은 칩내부에서 소정의 액세스동작을 수행한다. 상기 칩(4)의 출력은 출력패드셀(5, 6)로 전달되고 이에 따라 입력패드셀(5, 6)에서는 데이타비트 DB가 출력된다. 출력패드셀(7, 8)에서는 클럭신호 CLKO가 출력된다. 클럭신호 CLKI가 입력패드셀(2, 3)로 입력되는 시점부터 출력패드셀(7, 8)에서 클럭신호 CLKO가 출력되는 데 걸리는 시간이 T1이라 하고, 클럭신호 CLKI가 출력패드셀(2, 3)로 입력되는 시점부터 출력패드셀(5, 6)에서 데이타비트 DB가 출력되는 데 걸리는 시간이 T2라고 하면, 칩(4)에서 액세스되는 데 걸리는 시간 즉, 지연시간은 T1-T2로 산정할 수 있다.In FIG. 1, the clock signal CLKI is transmitted to the input pad cells 2 and 3 and the outputs of the input pad cells 2 and 3 are simultaneously transmitted to the chip 4 and the output pad cells 7 and 8. do. Accordingly, the outputs of the input pad cells 2 and 3 transferred to the chip 4 perform a predetermined access operation inside the chip. The output of the chip 4 is transmitted to the output pad cells 5 and 6, and accordingly, the data bits DB are output from the input pad cells 5 and 6. The clock signals CLKO are output from the output pad cells 7 and 8. The time it takes for the clock signal CLKO to be output from the output pad cells 7 and 8 from the time when the clock signal CLKI is input to the input pad cells 2 and 3 is T1. If the time taken for the data bit DB to be output from the output pad cells 5 and 6 from the time point inputted to 3) is T2, the time taken to access the chip 4, that is, the delay time is calculated as T1-T2. can do.
그러나 제1도에 나타낸 회로에서는 하기의 몇가지 문제점이 발생된다.However, the following problems arise in the circuit shown in FIG.
첫째, 클럭신호 CLKI의 칩(4)에 대한 입력캐패시턴스와, 상기 클럭신호 CLKI의 출력패드셀(7, 8)에 대한 입력캐패시턴스는 동일하지 않다. 따라서 입력패드셀(2, 3)의 출력이 칩(4)에 도달되는 시점이 정확하게 T2라고 할 수 없다. 둘째, 상기 T1과 T2 모두 수나노초에 불과한 아주 미미한 시간으로써, 측정장비의 정확도도 문제가 된다. 더불어 상기 미미한 시간을 측정하려면 고가의 측정장비가 필요하므로 측정비용도 상승하게 된다.First, the input capacitance to the chip 4 of the clock signal CLKI and the input capacitance to the output pad cells 7 and 8 of the clock signal CLKI are not the same. Therefore, the timing at which the outputs of the input pad cells 2 and 3 reach the chip 4 may not be precisely T2. Secondly, since both T1 and T2 are only a few nanoseconds, the accuracy of the measuring equipment is also a problem. In addition, since expensive measurement equipment is required to measure the small time, the measurement cost also increases.
따라서 본 발명의 목적은, 별다른 테스트장비 없이 특정 칩의 액세스 시간을 측정할 수 있는 지연시간 감지회로를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a delay detection circuit that can measure the access time of a specific chip without any test equipment.
상기 본 발명의 목적을 달성하기 위하여, 중앙처리장치에서 전달되는 클럭신호 CLKI를 입력하여 버퍼링하는 입력패드셀과, 상기 입력패드셀의 출력에 응답하여 소정의 액세스동작을 수행하는 칩과, 상기 칩의 출력을 버퍼링하는 제1출력패드셀을 구비하는 메모리장치에서 상기 칩의 액세스 시간을 측정하기 위한 지연시간 감지회로에 있어서, 상기 입력패드셀을 통과하는 클럭신호 CLKI에 응답하여 이를 차별적으로 각기 지연하여 출력하는 복수개의 지연수단들과, 상기 지연수단들의 출력에 각기 응답하여 상기 칩으로부터 출력되는 데이터를 각기 래치출력하여 소정의 시차를 갖는 출력신호들이 출력되게 하는 복수개의 래치수단들과, 상기 복수개의 래치수단들의 출력을 멀티플렉싱하고 소정의 제어신호에 응답하여 소정시간 후 특정상태의 출력신호를 출력하는 멀티플렉서와, 상기 멀티플렉서의 출력신호를 버퍼링하는 제2출력패드셀을 구비함을 특징으로 한다.In order to achieve the object of the present invention, an input pad cell for inputting and buffering the clock signal CLKI transmitted from the central processing unit, a chip performing a predetermined access operation in response to the output of the input pad cell, the chip A delay time sensing circuit for measuring an access time of the chip in a memory device having a first output pad cell for buffering the output of the circuit, the delay time sensing circuit for differentially delaying the delayed signal in response to a clock signal CLKI passing through the input pad cell. A plurality of delay means for outputting the plurality of delay means, and a plurality of latch means for latching the data output from the chip in response to the output of the delay means, so that output signals having a predetermined time difference are outputted; Outputs of a specific state after a predetermined time in response to a predetermined control signal And a multiplexer for outputting, characterized in that the second having a second output pad cell for buffering the output signal of the multiplexer.
이하 첨부된 도면을 사용하여 본 발명의 바람직한 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도면들 중 동일한 동작을 수행하거나 동일 구성을 지닌 회로들 및 소자들에 대해서는 가능한한 어느 곳에서든지 동일한 참조번호 및 동일 참조부호를 사용한다.In the drawings, the same reference numerals and the same reference numerals are used wherever possible for circuits and elements having the same operation or having the same configuration.
제2도는 칩의 지연시간을 감지하기 위한 본 발명의 실시예에 따른 회로구성을 보여주는 도면이다.2 is a diagram illustrating a circuit configuration according to an embodiment of the present invention for detecting a delay time of a chip.
제2도를 참조하면, 도시되지 아니한 중앙처리장치에서 특정 칩에 저장된 데이터를 액세스하기 위한 클럭신호 CLKI는 입력패드셀(2, 3)의 입력단과 접속된다. 상기 입력패드셀(2, 3)의 출력단은 분기되어 칩(4)의 입력단과 8개의 지연기들(10-80)의 입력단에 공통으로 접속된다. 상기 지연기들(10-80)의 출력단은 8개의 플립플롭(100-800)의 클럭단자들 CK0-CK7과 각각 접속된다. 상기 칩(4)과 출력패드셀(5, 6) 사이의 노드 N2는 분기되어 상기 플립플롭들(100-800)의 입력단자들 D와 공통으로 접속된다. 상기 플립플롭들(100-800)의 출력단자들 Q는 멀티플렉서(99)의 입력단들과 접속된다. 동시에 제어신호들 S1-S3는 상기 멀티플렉서(99)의 제어전극과 접속된다. 상기 멀티플렉서(99)의 출력단은 출력패드셀(7, 8)의 입력단과 접속된다. 상기 칩(4)의 출력단은 출력패드셀(5, 6)의 입력단과 접속된다. 상기 출력패드셀(5, 6)의 출력단에서는 데이타비트 DB가 출력되고, 상기 출력패드셀(7, 8)의 출력단에서는 감지신호 X가 출력된다. 제2도에서 지연기들(10-80)의 지연시간을 달리 가져가도록 각각의 구성은 차이가 있다. 예컨대, 지연기(10)는 2나노초, 지연기(20)는 2.75나노초, 지연기(80)는 7.25나노초 동안 상기 클럭신호 CLKI를 각기 지연하도록 설계되어 있다. 이에 따라, 인접한 지연기들간의 지연시간 차는 0.75나노초로 된다. 즉, 지연기(20)과 지연기(10)간의 지연시간 차는 0.75나노초인 것이다.Referring to FIG. 2, a clock signal CLKI for accessing data stored in a specific chip in a central processing unit (not shown) is connected to input terminals of the input pad cells 2 and 3. The output terminals of the input pad cells 2 and 3 are branched and connected in common to the input terminal of the chip 4 and the input terminal of the eight delayers 10-80. The output terminals of the delayers 10-80 are connected to clock terminals CK0-CK7 of eight flip-flops 100-800, respectively. The node N2 between the chip 4 and the output pad cells 5 and 6 is branched and connected in common with the input terminals D of the flip-flops 100-800. The output terminals Q of the flip-flops 100-800 are connected to the input terminals of the multiplexer 99. At the same time, the control signals S1-S3 are connected to the control electrode of the multiplexer 99. The output terminal of the multiplexer 99 is connected to the input terminals of the output pad cells 7 and 8. The output terminal of the chip 4 is connected to the input terminal of the output pad cells 5 and 6. A data bit DB is output at an output terminal of the output pad cells 5 and 6, and a sensing signal X is output at an output terminal of the output pad cells 7 and 8. In FIG. 2, each configuration is different so as to take different delay times of the delayers 10-80. For example, delay 10 is designed to delay the clock signal CLKI for 2 nanoseconds, delay 20 for 2.75 nanoseconds, and delay 80 for 7.25 nanoseconds, respectively. Accordingly, the delay time difference between adjacent delayers is 0.75 nanoseconds. In other words, the delay time difference between the delay unit 20 and the delay unit 10 is 0.75 nanoseconds.
제3도는 제2도에 따른 동작파형도이다.3 is an operating waveform diagram according to FIG.
클럭신호 CLKI는 동기식 메모리의 경우 시스템에서 전달되는 클럭신호를 사용하게 되고, 비동기식 메모리의 경우 어드레스 신호의 최하위 비트를 사용하게 된다. 클럭신호 CLKI의 상승시점에서 데이타비트 DB가 상승하도록 칩 내부의 프로그래밍한 후 액세스 시간을 측정하도록 한다. 즉,The clock signal CLKI uses the clock signal transmitted from the system in the synchronous memory, and uses the least significant bit of the address signal in the asynchronous memory. The access time is measured after programming inside the chip so that the data bit DB rises when the clock signal CLKI rises. In other words,
DB[A1] = xxxx xxxx xxxx xxx0DB [A1] = xxxx xxxx xxxx xxx0
DB[A2] = xxxx xxxx xxxx xxx1DB [A2] = xxxx xxxx xxxx xxx1
이 되도록 프로그래밍 한다. 여기서 DB[A1]는 A1번지의 데이타값을 의미하고, DB[A2]는 A2번지의 데이타비트를 의미한다. 상기와 같이 프로그래밍을 해놓고 나서 데이타비트 DB의 값이 0이었다가 클럭신호 CLK가 상승시점에 1로 변하도록 패텅(pattern)을 작성한다. 제3도에서 클럭신호 CLK가 상승한 후 데이타값이 출력되는데 걸리는 시간이 ta이다. 각 지연기는 지연시간이 서로 다르므로 플립플롭으로 입력되는 클럭신호 CLK의 위상차이가 발생된다. 제3도에 나타난 것처럼 액세스시간이 ta보다 짧게 지연되는 플립플롭에는 이후 데이타값이 1이 나오고(CK0-CK3이 이에 해당된다), 액세스시간이 ta보다 길게 지연되는 경우 이전 데이타값이 0이 나오게 된다(CK5-CK7이 이에 해당된다). CK4은 셋업시간이나 홀드시간이 불충분하여 불확실한 데이타 X가 나오는 경우이다.Program it to be Where DB [A1] means the data value of address A1 and DB [A2] means the data bit of address A2. After programming as described above, a pattern is created such that the value of the data bit DB is 0 and the clock signal CLK changes to 1 at the time of rising. In FIG. 3, the time taken for the data value to be output after the clock signal CLK rises is ta. Since each delay has a different delay time, a phase difference of the clock signal CLK input to the flip-flop occurs. As shown in FIG. 3, a flip-flop whose access time is delayed shorter than ta has a data value of 1 (CK0-CK3 is equivalent), and if the access time is delayed longer than ta, the previous data value is 0. (CK5-CK7 corresponds to this). CK4 is when the setup time or hold time is insufficient, resulting in uncertain data X.
따라서 플립플롭의 출력중에 X가 없으면 0과 1이 변하는 두 플립플롭의 지연기 사이 값에 액세스시간이 속하게 되고, X가 있는 경우에도 0과 1이 변하는 두 플립플럽의 지연기 사이 값에 액세스시간이 속하게 된다. 이는 실제 칩의 측정시 출력 X의 원인이 셋업시간 때문인지 홀드시간 때문인지 알 수 없기 때문이다. 제3도를 참조하면, 칩(4)의 액세스시간이 4.25나노초(CK3)-5.75나노초(CK5) 사이의 값을 갖는다는 예측이 가능하게 된다.Therefore, if there is no X in the output of the flip-flop, the access time belongs to the value between the two flip-flop delayers changing 0 and 1, and even if X exists, the access time is the value between the delays of the two flip-flop changing 0 and 1 even if X exists. This belongs. This is because it is not possible to determine whether the output X is due to setup time or hold time in actual chip measurement. Referring to FIG. 3, it is possible to predict that the access time of the chip 4 has a value between 4.25 nanoseconds (CK3) and 5.75 nanoseconds (CK5).
제2도의 회로도에서 지연기들(10-80)의 지연시간 및 지연차이는 상기 지연기들을 구성하는 인버터들 혹은 낸드게이트들의 갯수로 늘려주거나 줄여주므로써 쉽게 조정가능하다. 상기 지연기들을 구성하는 인버터들 혹은 낸드게이트들의 갯수는 짝수개로 구성되어야 함에 유의하여야 할 것이다.The delay time and delay difference of the delayers 10-80 in the circuit diagram of FIG. 2 can be easily adjusted by increasing or decreasing the number of inverters or NAND gates constituting the delayers. It should be noted that the number of inverters or NAND gates constituting the delay units should be configured in an even number.
이에 따라 측정장비의 정밀한 시간측정 없이 결과 파형의 분석만으로 특정 칩의 액세스시간 즉, 지연시간을 알 수 있게 된다. 본 발명에 따른 시간지연 감지회로는 반도체 메모리 제품뿐만 아니라 모든 전기적 소자의 지연시간을 측정하는 데 용이하게 적용 가능하다.Accordingly, it is possible to know the access time, or delay time, of a specific chip by analyzing the result waveform without precise time measurement of the measuring equipment. The time delay sensing circuit according to the present invention can be easily applied to measure the delay time of not only semiconductor memory products but also all electrical devices.
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