KR0162750B1 - 쌍극자 트랜지스터의 콜렉터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 콜렉터의 기생저항을 감소시키고 초고주파 응답 특성이 매우 우수한 쌍극자 트랜지스터의 구조를 제공하기 위한 것으로, 금속성 박막으로 콜렉터 매몰층(13)을 형성하고, 상기 콜렉터 매몰층(13)과 전기적으로 연결되는 오믹 접촉층(15)을 형성한 후, 절연막(14)을 도포한 다음, 상기 오믹 접촉층(15)에 선택적으로 실리콘을 성장시켜 쌍극자 트랜지스터의 콜렉터를 제조한다.
Description
제1도는 종래의 기술에 따른 쌍극자 트랜지스터의 콜렉터 구조를 나타낸 단면도.
제2도는 본 발명의 일 실시예에 따른 쌍극자 트랜지스터의 콜렉터 구조를 나타낸 단면도.
제3a도 내지 제3e도는 본 발명의 일 실시예에 따른 쌍극자 트랜지스터의 콜렉터 제조방법을 공정 순서대로 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
1, 11, 31 : 실리콘 기판 2 : 콜렉터 매몰층
3, 17 : 콜렉터 4, 12, 32, 32a, 32b, 34 : 산화막
13, 33 : 매몰층 15, 35 : 단결정 실리콘층
16, 36 : 측벽 18, 35a : 다결정 실리콘층
33a, 33b : 금속성 박막
본 발명은 컴퓨터나 통신기기 등의 정보처리 시스템에 널리 이용되고 있는 고속 쌍극자 트랜지스터에 관한 것으로, 더 구체적으로는 콜렉터의 기생 저항(parasitic resistance)이 감소되고 초고주파 응답 특성이 매우 우수한 쌍극자 트랜지스터의 콜렉터 및 그 제조방법에 관한 것이다.
제1도는 이온주입 기술에 의해 제조된 종래의 쌍극자 트랜지스터의 콜렉터 구조를 나타낸 것이다.
이런 구조의 콜렉터를 제조하는 방법을 설명하면 다음과 같다.
제1도를 참조하여, 먼저 포토리소그라피에 의해 실리콘 기판(1)에 매몰층(buried layer)을 정의한 다음, 고농도의 불순물을 이온주입하고 열처리하여 콜렉터 매몰층(2)을 형성한다.
이어, 매몰층(2)이 형성된 기판 위에, 에피택셜 성장(epitaxial growth)법에 의해 콜렉터(3)를 형성한 후, 소자 격리를 위한 산화막(4)을 형성하고, 고농도의 불순물을 이온 주입하고 열처리하여 콜렉터 싱커(collector sinker)(5)를 형성한다.
이상과 같은 종래의 기술에 의해 쌍극자 트랜지스터의 콜렉터를 제조하는 경우에는, 소자 격리영역 아래의 긴 콜렉터 매몰층(2)과 콜렉터 싱커(5)가 실리콘으로 구성되어 있으므로 불순물의 주입에 의해 이들의 저항을 감소시키는 데는 한계가 있다.
또, 이 기술에 의하면, 소자들 간의 격리를 위해서, 트렌치(trench) 공정 등과 같은 소자간 격리공정이 반드시 수행되어야 하는데, 이는 소자의 집적도를 높임에 있어 제한 요소로 작용한다.
본 발명의 목적은 콜렉터의 기생저항을 감소시키고 초고주파 응답특성이 매우 우수한 금속성 매몰층을 이용한 쌍극자 트랜지스터의 콜렉터 및 그 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 소자내의 격리공정과 소자간 격리 공정을 필요로 하지 않는 쌍극자 트랜지스터의 콜렉터 제조방법을 제공하여 공정단가를 감소시키고 소자의 집적도를 높이는 것이다.
일 특징으로서, 본 발명의 쌍극자 트랜지스터의 콜렉터는, 반도체 기판과; 이 반도체 기판 위의 콜렉터 영역 이외의 소정의 영역에 소정의 두께로 형성되고, 금속성 박막으로 이루어지는 콜렉터 매몰층과; 상기 콜렉터 영역 내의 상기 반도체 기판 위에 적어도 상기 콜렉터 매몰층의 두께보다 작지 않도록 형성되고, 상기 콜렉터 매몰층과 전기적으로 연결되는 오믹 접촉층과; 이 오믹 접촉층 이외의 상기 반도체 기판과 상기 콜렉터 매몰층을 덮도록 형성되되, 상기 오믹 접촉층의 두께의 수배 내지 수십배 이상의 두께를 갖도록 형성되는 절연층(14) 및; 상기 오믹 접촉층 위에 형성되고, 상기 오믹 접촉층과 전기적으로 연결되는 콜렉터를 포함한다.
상기와 같은 쌍극자 트랜지스터의 콜렉터는 상기 콜렉터 영역 내 상기 절연막의 양측면에 형성되는 두 개의 측벽이 부가적으로 포함될 수도 있고, 상기 콜렉터가 상기 두개의 측벽 사이에 형성되어서 상기 오믹 접촉층과 전기적으로 연결되며, 그 측벽이 산화막, 산화막/질화막, 또는 산화막/질화막/산화막 중 하나로 형성될 수 있다.
또한, 상기 금속성 박막은 티타늄 실리사이드(TiSi2), 티타늄 니트라이드(TiN), 텅스텐 실리사이드(WSi2), 코발트 실리사이드(CoSi2), 몰리브덴 실리사이드(MoSi2), 탄탈륨 실리사이드(TaSi2) 중 하나로 구성된다.
다른 특징으로서, 본 발명의 쌍극자 트랜지스터의 콜렉터는, 반도체 기판과; 이 반도체 기판 위의 콜렉터 영역 이외의 소정의 영역에 소정의 두께로 형성되는 제1절연막과; 이 제1절연막 위에만 소정의 두께로 형성되고, 금속성 박막으로 이루어지는 콜렉터 매몰층과; 상기 콜렉터 영역 내의 상기 반도체 기판 위에 적어도 상기 제1절연막의 두께와 상기 콜렉터 매몰층의 두께의 합보다 작지 않도록 형성되고, 상기 콜렉터 매몰층과 전기적으로 연결되는 오믹 접촉층과; 상기 오믹 접촉층 이외의 상기 반도체 기판과 상기 콜렉터 매몰층을 덮도록 형성되되, 상기 오믹 접촉층의 두께의 수배 내지 수십배의 두께로 형성되는 제2절연층 및; 상기 오믹 접촉층 위에 형성되고, 상기 오믹 접촉층과 전기적으로 연결되는 콜렉터를 포함한다.
또 다른 특징으로서, 본 발명의 쌍극자 트랜지스터의 콜렉터 제조방법은, 반도체 기판 위에 소정의 두께로 금속성 박막을 형성하는 공정과; 포토리소그라피에 의해 매몰층 영역을 정의하고, 상기 매몰층 영역 이외의 부분에 형성되어 있는 상기 금속성 박막을 제거하여 상기 매몰층 영역 부분에만 금속성 박막을 남기는 공정과; 그 위에 절연막을 증착하고, 포토리소그라피에 의해 콜렉터 영역을 정의한 후, 상기 콜렉터 영역의 상기 절연막과 상기 금속성 박막을 순차로 제거하여 금속성 매몰층을 형성하는 공정과; 선택적인 에피택셜 성장법에 의해 상기 콜렉터 영역의 상기 반도체 기판 위에만 오믹 접촉층을 형성하는 공정과; 상기 오믹 접촉층 위에 선택적인 에피택셜 성장법에 의해 콜렉터를 형성하는 공정을 포함한다.
상기와 같은 쌍극자 트랜지스터의 콜렉터 제조방법은, 상기 콜렉터 영역의 상기 금속성 박막을 제거하는 공정이 상기 절연막에 비해 상기 금속성 박막을 과식각하는 공정을 포함하고, 또한 상기 콜렉터 영역의 상기 절연막의 양측면에 각각 측벽을 형성하는 공정이 부가적으로 포함될 수도 있으며, 그 측벽 형성공정이 완료된 후, 콜렉터 형성공정이 수행된다.
아울러, 상기 측벽은 산화막,산화막/질화막, 또는 산화막/질화막/산화막 중 하나를 사용하고, 상기 금속성 매몰층은 티타늄 실리사이드(TiSi2), 티타늄 니트라이드(TiN), 텅스텐 실리사이드(WSi2), 코발트 실리사이드(CoSi2), 몰리브덴 실리사이드(MoSi2), 탄탈륨 실리사이드(TaSi2) 중 하나로 사용한다. 그리고, 상기 오믹접촉층 형성공정은 상기 콜렉터 영역의 상기 반도체 기판 위에 단결정 실리콘층을 성장시키는 공정과, 상기 단결정 실리콘층에 고농도로 불순물을 이온주입한 후 열처리하는 공정을 포함한다.
본 발명의 다른 실시예로는, 상기 오믹 접촉층 형성공정이 상기 콜렉터 영역의 상기 반도체 기판 위에 단결정 실리콘층을 성장시킴과 동시에 이 단결정 실리콘층에 불순물을 고농도로 주입하는 인-시츄 불순물 주입공정을 포함한다.
또 다른 특징으로서, 본 발명의 쌍극자 트랜지스터의 콜렉터 제조방법은, 반도체 기판 위에 각각 소정의 두께로 제1절연막과 금속성 박막을 순차로 형성하는 공정과; 포토리소그라피에 의해 매몰층 영역을 정의하고, 상기 매몰층 영역 이외의 부분에 형성되어 있는 상기 제1절연막과 상기 금속성 박막을 순차로 제거하여 상기 매몰층 영역 부분에만 상기 제1절연막과 매몰층용 금속성 박막을 남기는 공정과; 그 위에 제2절연막을 증착하고, 포토리소그라피에 의해 콜렉터 영역을 정의한 후, 상기 콜렉터 영역의 상기 제2절연막과 상기 매몰층용 금속성 박막을 순차로 제거하여 금속성 매몰층을 형성하는 공정과; 선택적인 에피택셜 성장법에 의해 상기 콜렉터 영역의 상기 반도체 기판 위에만 오믹 접촉층을 형성하는 공정과; 상기 오믹 접촉층 위에 선택적인 에피택셜 성장법에 의해 콜렉터를 형성하는 공정을 포함한다.
이상과 같은 본 발명에 따르면, 선택적인 에피택셜 성장법으로 콜렉터가 형성됨으로써, LOCOS공정과 같은 소자내의 격리공정과, 트렌치와 같은 소자와 소자간의 격리공정이 불필요하게 되어서, 공정 단가를 대폭 줄일 수 있을 뿐만 아니라 소자의 집적도를 높일 수 있다.
이하, 본 발명의 바람직한 실시예를 나타낸 첨부된 도면들을 참조하여 본 발명에 대해 상세히 설명한다.
제2도는 본 발명의 바람직한 실시예에 따른 쌍극자 트랜지스터의 콜렉터 구조를 나타낸 것이다.
제2도를 참조한 본 발명의 쌍극자 트랜지스터의 콜렉터는, 기판(11) 위에, 티타늄 실리사이드(titanium silicide)(TiSi2), 티타늄 니트라이드(titanium nitride)(TiN), 텅스텐 실리사이드(WSi2), 코발트 실리사이드(CoSi2), 몰리브덴 실리사이드(MoSi2), 탄탈륨 실리사이드(TaSi2) 등으로 이루어지는 금속성 콜렉터 매몰층(13)을 갖고 있다.
제2도에서, 참조번호 12와 14는 산화막을 나타내고, 15는 고농도로 불순물이 주입된 단결정 실리콘층으로 나타내며, 16은 측벽(side wall), 17은 콜렉터를 각각 나타낸다.
본 발명에 따른 금속성 콜렉터 매몰층(13)은 산화막(12)의 형성없이 기판(11) 위에 직접적으로 형성될 수도 있다.
제3a도 내지 제3e도는 본 발명의 일실시예에 따른 쌍극자 트랜지스터의 콜렉터 제조방법을 공정 순서대로 나타낸 단면도이다.
이들 도면을 참조하여 본 발명의 일 실시예에 따른 제조방법을 설명하면 다음과 같다.
제3a도를 참조하여, 실리콘 기판(31) 위에 산화막(32a)을 형성하고, 그 위에 TiSi2나 TiN등과 같은 금속성 박막(33a)을 형성한다.
이때, 상기 산화막(32a)의 형성없이, 금속성 박막(33a)을 실리콘 기판(31) 위에 직접적으로 형성시킬 수도 있다.
이어, 제3b도를 참조하여, 포토리소그라피에 의해 매몰층 영역을 정의하고, 상기 매몰층 영역 이외의 부분에 형성되어 있는 금속성 박막(33a)과 산화막(32a)을 제거하여 매몰층 영역 부분에만 금속성 박막(33b)과 산화막(32b)을 남긴다.
다음, 제3C도를 참조하여 매몰층 영역이 정의된 기판 위에 산화막(34)을 증착하고, 포토리소그라피에 의해 그 매몰층 영역의 중앙부위에 콜렉터 영역을 정의한 후, 비등방성 식각에 의해 콜렉터 영역의 산화막(34)을 제거하고, 이어 그 아래의 금속성 박막(33b)과 산화막(32b)을 순차로 제거하여 금속성 매몰층(33)을 형성한다.
제3d도를 참조하여, 선택적인 에피택셜 성장법에 의해 콜렉터 영역의 기판 위에만 고농도의 불순물이 주입된 단결정 실리콘층(35)을 형성한다. 이 단결정 실리콘층(35)은 오믹 접촉층(Ohmic contact layer)으로서 사용된다.
따라서, 오믹 접촉저항(Ohmic contact resistance)을 줄이기 위해서, 단결정 실리콘층(35)에는, 불순물이 인-시츄(in-situ) 방법 또는 이온 주입법(ion implantaion) 등에 의해 고농도(1019~1021atoms/㎤)로 주입된다.
이와같은 단결정 실리콘층(35)을 성장시킬 때에는, 매몰층(33)을 이루는 금속성 박막의 종류에 따라 노출된 금속성 박막의 표면에서 다결정 실리콘층(35a)이 성장될 수도 있다.
이후에 상세히 설명되겠지만, 이 다결정 실리콘층(35a)은 누설전류 발생의 원인이 된다.
따라서, 이와같은 다결정 실리콘층(35a)의 성장을 최소로 억제하기 위해서는, 산화막(32a)을 형성하지 않고서 실리콘 기판(31) 바로 위에 금속성 박막(33a)을 형성한 후, 산화막(34)에 대해 금속성 박막이 선택적으로 과식각(over-etch)되게 하여 매몰층(33)을 형성할 수도 있다.
이 경우에는, 다결정 실리콘층(35a)의 성장이 산화막(34)의 아랫면에서 정지된다.
제3e도를 참조하여 산화막, 산화막/질화막, 또는 산화막/질화막/산화막을 증착하여 콜렉터 영역에 측벽(36)을 형성한 후, 선택적인 에피택셜 성장법에 의해 불순물이 주입된 단결정 실리콘 콜렉터(37)를 형성한다.
이때, 상기 측벽(36)은 실리콘 콜렉터(37)를 성장시킬 때 다결정 실리콘층(35a)에 의해 콜렉터 영역내에서 상기 다결정 실리콘층(35a)에 연속되어 누설전류 발생의 원인이 되는 또다른 다결정 실리콘층이 형성되는 것을 방지하는 역할을 한다.
한편, 오믹접촉을 위한 단결정 실리콘(35)의 성장시에 오믹 접촉층(35)에 다결정 실리콘층(35a)이 형성되지 않으면, 콜렉터(37)에는 단결정 실리콘층만이 성장되므로 측벽(36)을 형성하지 않아도 된다.
이상에서 설명된 본 발명에 따르면, 콜렉터의 매몰층이 금속성 박막으로 구성되기 때문에 콜렉터의 기생저항을 극소화 시킬 수 있으며, 초고주파 응답 특성이 매우 우수한 쌍극자 트랜지스터의 제작이 가능한 콜렉터가 된다.
또한, 선택적인 에피택셜 성장법으로 콜렉터를 형성함으로써, LOCOS공정과 같은 소자내의 격리공정과, 트렌치와 같은 소자와 소자간의 격리공정이 불필요하게 되어서, 공정단가를 대폭 줄일 수 있을 뿐만 아니라 소자의 집적도를 높일 수 있다.
본 발명에 의하면, 고속정보처리 및 저전력을 요하는 고속 컴퓨터, 통신기기 등의 정보처리 시스템에 있어서, 실리콘 쌍극자 트랜지스터의 적용범위가 대폭 확장될 수 있다.
또, 본 발명은 고속 화합물 반도체 소자의 제작에도 적용될 수 있다.
Claims (20)
- 반도체 기판(11)과; 상기 반도체 기판(11) 위에 금속성 박막으로 이루어지는 콜렉터 매몰층(13)과; 상기 반도체 기판(11) 위에 상기 콜렉터 매몰층(13)과 전기적으로 연결되는 오믹 접촉층(15)과; 상기 반도체 기판(11)과 상기 콜렉터 매몰층(13)을 덮도록 형성되는 절연층(14) 및; 상기 오믹 접촉층(15) 위에 형성되고, 상기 오믹 접촉층(15)과 전기적으로 연결되는 콜렉터(17)를 포함하는 쌍극자 트랜지스터의 콜렉터.
- 제1항에 있어서, 상기 절연층(14)의 양측면에 형성되는 두 개의 측벽(16)을 부가적으로 포함하고, 상기 콜렉터(17)는 상기 두 개의 측벽(16) 사이에 형성되어서 상기 오믹 접촉층(15)과 전기적으로 연결되는 쌍극자 트랜지스터의 콜렉터.
- 제2항에 있어서, 상기 측벽(16)은 산화막, 산화막/질화막 또는 산화막/질화막/산화막 중 하나로 구성되는 쌍극자 트랜지스터의 콜렉터.
- 제1항 내지 제3항 중 어느 하나에 있어서, 상기 금속성 박막은 티타늄 실리사이드(TiSi2), 티타늄 니트라이드(TiN), 텅스텐 실리사이드(WSi2), 코발트 실리사이드(CoSi2), 몰리브덴 실리사이드(MoSi2), 탄탈륨 실리사이드(TaSi2) 중 하나로 구성되는 쌍극자 트랜지스터의 콜렉터.
- 반도체 기판(11)과; 상기 반도체 기판(11) 위에 형성되는 제1절연막(12)과; 상기 제1절연막(12) 위에 형성되는 금속성 박막으로 이루어지는 콜렉터 매몰층(13)과; 상기 반도체 기판(11) 위에 형성되고, 상기 콜렉터 매몰층(13)과 전기적으로 연결되는 오믹 접촉층(15)과; 상기 오믹 접촉층(15) 이외의 상기 반도체 기판(11)과 상기 콜렉터 매몰층(13)을 덮도록 형성되는 제2절연막(14) 및; 상기 오믹 접촉층(15) 위에 형성되고, 상기 오믹 접촉층(15)과 전기적으로 연결되는 콜렉터(17)를 포함하는 쌍극자 트랜지스터의 콜렉터.
- 제5항에 있어서, 상기 제2절연막(14)의 양측면에 형성되는 두개의 측벽(16)을 부가적으로 포함하고, 상기 콜렉터(17)는 상기 두개의 측벽(16) 사이에 형성되어서 상기 오믹 접촉층(15)과 전기적으로 연결되는 쌍극자 트랜지스터의 콜렉터.
- 제6항에 있어서, 상기 측벽(16)은 산화막, 산화막/질화막 또는 산화막/질화막/산화막 중 하나로 구성되는 쌍극자 트랜지스터의 콜렉터.
- 제5항 또는 제7항에 있어서, 상기 금속성 박막은 티타늄 실리사이드(TiSi2), 티타늄 니트라이드(TiN), 텅스텐 실리사이드(WSi2), 코발트 실리사이드(CoSi2), 몰리브덴 실리사이드(MoSi2), 탄탈륨 실리사이드(TaSi2) 중 하나로 구성되는 쌍극자 트랜지스터의 콜렉터.
- 반도체 기판(31) 위에 금속성 박막(33a)을 형성하는 공정과; 포토리소그라피에 의해 매몰층 영역을 정의하고, 상기 매몰층 영역 이외의 부분에 형성되어 있는 상기 금속성 박막(33a)을 제거하여 상기 매몰층 영역 부분에만 금속성 박막(33b)을 남기는 공정과; 그 위에 절연막(34)을 증착하고, 포토리소그라피에 의해 콜렉터 영역을 정의한 후, 상기 콜렉터 영역의 상기 절연막(34)과 상기 금속성 박막(33b)을 순차로 제거하여 금속성 매몰층(33)을 형성하는 공정과; 선택적인 에피택셜 성장법에 의해 상기 콜렉터 영역의 상기 반도체 기판(31) 위에만 오믹 접촉층(35)을 형성하는 공정과; 상기 오믹 접촉층(35) 위에 선택적인 에피택셜 성장법에 의해 콜렉터(37)를 형성하는 공정을 포함하는 쌍극자 트랜지스터의 콜렉터 제조방법.
- 제9항에 있어서, 상기 금속성 박막(33b)을 제거하는 상기 공정은 상기 절연막(34)에 비해 상기 금속성 박막(33b)을 과식각하는 공정을 포함하는 쌍극자 트랜지스터의 콜렉터 제조방법.
- 제9항에 있어서, 상기 콜렉터 형성공정은 상기 절연막(34)의 양측면에 각각 측벽(36)을 형성하는 공정을 부가적으로 포함하고, 상기 측벽 형성공정이 완료된 후, 상기 콜렉터 형성공정이 수행되는 쌍극자 트랜지스터의 콜렉터 제조방법.
- 제11항에 있어서, 상기 측벽(36)은 산화막, 산화막/질화막 또는 산화막/질화막/산화막 중 하나로 형성되는 쌍극자 트랜지스터의 콜렉터 제조방법.
- 제9항 내지 제12항 중 어느 하나에 있어서, 상기 금속성 매몰층(33)은 티타늄 실리사이드(TiSi2), 티타늄 니트라이드(TiN), 텅스텐 실리사이드(WSi2), 코발트 실리사이드(CoSi2), 몰리브덴 실리사이드(MoSi2), 탄탈륨 실리사이드(TaSi2) 중 하나인 쌍극자 트랜지스터의 콜렉터 제조방법.
- 제13항에 있어서, 상기 오믹 접촉층 형성공정은, 상기 반도체 기판(31) 위에 단결정 실리콘층(35)을 성장시키는 공정과, 상기 단결정 실리콘층(35)에 고농도로 불순물을 이온주입한 후 열처리하는 공정을 포함하는 쌍극자 트랜지스터의 콜렉터 제조방법.
- 제13항에 있어서, 상기 오믹 접촉층 형성공정은 상기 반도체 기판(31) 위에 단결정 실리콘층(35)을 성장시킴과 동시에 거기에 불순물을 고농도로 주입하는 인-시츄 불순물 주입 공정을 포함하는 쌍극자 트랜지스터의 콜렉터 제조방법.
- 제14항 또는 제15항에 있어서, 상기 오믹 접촉층 형성공정에서의 불순물 주입농도의 범위는 1019~1021atom/㎤인 쌍극자 트랜지스터의 콜렉터 제조방법.
- 반도체 기판(31) 위에 각각 제1절연막(32a)과 금속성 박막(33a)을 순차로 형성하는 공정과; 포토리소그라피에 의해 매몰층 영역을 정의하고, 상기 매몰층 영역 이외의 부분에 형성되어 있는 상기 제1절연막(32a)과 상기 금속성 박막(33a)을 순차로 제거하여 상기 매몰층 영역 부분에만 상기 제1절연막과 매몰층용 금속성 박막(33b)을 남기는 공정과; 그 위에 제2절연막(34)을 증착하고, 포토리소그라피에 의해 콜렉터 영역을 정의한 후, 상기 콜렉터 영역의 상기 제2절연막(34)과 상기 매몰층용 금속성 박막(33b)을 순차로 제거하여 금속성 매몰층(33)을 형성하는 공정과; 선택적 에피택셜 성장법에 의해 상기 콜렉터 영역의 상기 반도체 기판(31) 위에만 오믹 접촉층(35)을 형성하는 공정과; 상기 오믹 접촉층(35) 위에 선택적인 에피택셜 성장법에 의해 콜렉터(37)를 형성하는 공정을 포함하는 쌍극자 트랜지스터의 콜렉터 제조방법.
- 제17항에 있어서, 상기 콜렉터 영역의 상기 제2절연막(34)의 양측면에 각각 측벽(36)을 형성하는 공정을 부가적으로 포함하고, 상기 측벽 형성공정이 완료된 후, 상기 콜렉터 형성공정이 수행되는 쌍극자 트랜지스터의 콜렉터 제조방법.
- 제18항에 있어서, 상기 측벽(36)은 산화막, 산화막/질화막 또는 산화막/질화막/산화막 중 하나로 형성되는 쌍극자 트랜지스터의 콜렉터 제조방법.
- 제17항 내지 제19항 중 어느 하나에 있어서, 상기 금속성 매몰층(33)은 티타늄 실리사이드(TiSi2), 티타늄 니트라이드(TiN), 텅스텐 실리사이드(WSi2), 코발트 실리사이드(CoSi2), 몰리브덴 실리사이드(MoSi2), 탄탈륨 실리사이드(TaSi2) 중 하나인 쌍극자 트랜지스터의 콜렉터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940032830A KR0162750B1 (ko) | 1994-12-05 | 1994-12-05 | 쌍극자 트랜지스터의 콜렉터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940032830A KR0162750B1 (ko) | 1994-12-05 | 1994-12-05 | 쌍극자 트랜지스터의 콜렉터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960026935A KR960026935A (ko) | 1996-07-22 |
| KR0162750B1 true KR0162750B1 (ko) | 1998-12-01 |
Family
ID=19400356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940032830A KR0162750B1 (ko) | 1994-12-05 | 1994-12-05 | 쌍극자 트랜지스터의 콜렉터 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0162750B1 (ko) |
-
1994
- 1994-12-05 KR KR1019940032830A patent/KR0162750B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960026935A (ko) | 1996-07-22 |
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