KR0161619B1 - Stacked package using lead-on-chip type lead frame having a plurality of inner leads selectively corresponding to specified bonding pad of chip - Google Patents

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Abstract

본 발명은 적층 패키지에 관한 것으로, 칩의 특정 본딩 패드에 선택적 대응되도록 형성된 복수개의 내부리드와 다른 내부리드들이 실장될 칩의 내측 부분으로 연장·형성된 리드프레임을 적용하여 적층 패키지를 구현함으로써 대형화되는 칩 크기에 대응하는 동시에 칩의 본딩 패드 설계가 용이한 특징을 갖는다.The present invention relates to a laminated package, wherein the plurality of inner leads formed to selectively correspond to a specific bonding pad of a chip and other inner leads are enlarged by implementing a laminated package by applying a lead frame extended and formed to an inner portion of the chip to be mounted. Corresponding to chip size, the bonding pad design of the chip is easy.

Description

칩의 특정 본딩 패드에 선택적 대응되는 복수개의 내부리드들을 갖는 리드 온 칩형 리드프레임을 이용한 적층 패키지Stacked package using lead-on chip-type leadframe with a plurality of internal leads that selectively correspond to specific bonding pads of the chip

제1도는 종래 기술에 의한 다이패드를 갖는 리드프레임을 사용한 적층 패키지를 나타내는 단면도.1 is a cross-sectional view showing a laminated package using a lead frame having a die pad according to the prior art.

제2도는 제1도의 제1층 단위 패키지의 성형 수지 부분을 일부 절개하여 나타내는 평면도.FIG. 2 is a plan view showing a partially cut molded resin portion of the first layer unit package of FIG.

제3도는 제1도의 제2층 단위 패키지의 성형 수지 부분을 일부 절개하여 나타내는 평면도.3 is a plan view showing a part of the molded resin portion of the second layer unit package of FIG.

제4도는 제1도의 제3층 단위 패키지의 성형 수지 부분을 일부 절개하여 나타내는 평면도.4 is a plan view showing a part of the molded resin portion of the third layer unit package of FIG.

제5도는 본 발명에 의한 칩의 특정 본딩 패드에 선택적 대응되는 복수개의 내부리드들을 갖는 리드프레임을 이용한 적층 패키지를 나타내는 단면도.FIG. 5 is a cross-sectional view illustrating a laminated package using a lead frame having a plurality of internal leads selectively corresponding to specific bonding pads of a chip according to the present invention.

제6도는 제5도의 제1층 단위 패키지의 성형 수지 부분을 일부 절계하여 나타내는 평면도.FIG. 6 is a plan view partially showing the molded resin portion of the first layer unit package of FIG. 5; FIG.

제7도는 제5도의 제2층 단위 패키지의 성형 수지 부분을 일부 절개하여 나타내는 평면도.FIG. 7 is a plan view showing a partially cut molded resin portion of the second layer unit package of FIG.

제8도는 제5도의 제8층 단위 패키지의 성형 수지 부분을 일부 절개하여 나타내는 평면도.FIG. 8 is a plan view showing a partially cut molded resin portion of the eighth layer unit package of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

310 : 칩 312,312' : 본딩 패드310: Chip 312,312 ': Bonding pad

330 : 접착제 340 : 내부리드330: adhesive 340: inner lead

340',341~348 : 내부리드 350 : 외부리드340 ', 341 ~ 348: Internal lead 350: External lead

360 : 성형 수지 370 : 본딩 와이어360: molding resin 370: bonding wire

410~480 : 단위 패키지 500 : 적층 패키지410 ~ 480: unit package 500: laminated package

본 발명은 적층 패키지에 관한 것으로, 더욱 상세하게는 칩의 특정 본딩 패드에 선택적 대응되도록 형성된 복수개의 내부리드들과 다른 내부리드들에 실장될 칩의 내측 부분으로 연장·형성된 리드프레임을 적용하여 적층 패키지를 구현함으로써 대형화되는 칩 크기에 대응하는 동시에 칩의 본딩 패드 설계가 용이한 칩의 특정 본딩 패드에 선택적 대응되는 복수개의 내부리드들을 갖는 리드 온 칩형 리드프레임을 이용한 적층 패키지에 관한 것이다.The present invention relates to a stack package, and more particularly, to stack a plurality of inner leads formed to selectively correspond to a specific bonding pad of a chip and a lead frame extended and formed to an inner portion of a chip to be mounted on other inner leads. The present invention relates to a stacked package using a lead-on chip type lead frame having a plurality of internal leads corresponding to a chip size that is enlarged by implementing a package and that selectively corresponds to a specific bonding pad of the chip, which facilitates the design of a bonding pad of the chip.

전자기기의 경박단소화 추세에 따라 그의 핵심 소자인 패키지의 고밀도, 고실장화가 중요한 요건이 되었으며, 또한 컴퓨터의 경우 기억 용량의 증가에 따른 대용량의 램(random access memory, RAM) 및 프래쉬 메모리(flash memory)와 같은 칩의 크기는 자연적으로 증대되지만 패키지는 상기의 요건에 따라 소형화되어져야만 한다.With the trend toward thinner and shorter electronic devices, high density and high mounting of its core components have become important requirements.In addition, in the case of computers, large amounts of random access memory (RAM) and flash memory (flash) as the memory capacity increases The size of the chip, such as memory, increases naturally, but the package must be miniaturized according to the above requirements.

그러나, 패키지의 크기를 줄이기 위해 제안되어 온 여러 가지 방안은 주로 평면적인 방법이었으므로 그 한계가 있었다.However, various methods that have been proposed to reduce the size of packages have been limited because they are mainly flat methods.

이러한 한계를 극복하기 위해 동일한 기억 용량의 칩 또는 패키지를 입체적으로 복수개 적층한 패키지 기술이 제안된 바 있으며, 이 기술은 통상 「stacked package die assembly」라 통칭된다.In order to overcome this limitation, a package technology in which a plurality of chips or packages having the same storage capacity are stacked three-dimensionally has been proposed, and this technique is commonly referred to as a "stacked package die assembly".

현재 전술된 패키지의 기술은 단순화된 공정과 적층 패키지의 제조 단가를 낮출 수 있으며 또한 대량 생산 등의 이점(利點)이 있는 반면, 칩의 크기 증가에 따라 패키지의 내부리드를 설계하는 데 필요한 공간이 부족한 단점이 있다.At present, the technology of the above-described package can reduce the manufacturing cost of the simplified package and the laminated package, and also have advantages such as mass production, while the space required to design the inner lead of the package as the size of the chip increases. This lacks disadvantages.

제1도는 종래 기술에 의한 다이패드를 갖는 리드프레임을 이용한 적층 패키지를 나타내는 단면도이다.1 is a cross-sectional view showing a laminated package using a lead frame having a die pad according to the prior art.

제1도를 참조하면 , 종래 기술에 의한 적층 패키지(200)는 단위 패키지(190)가 9개 적층된 구조를 갖는다.Referring to FIG. 1, the stacked package 200 according to the related art has a structure in which nine unit packages 190 are stacked.

우선, 최상층에 적층된 단위 패키지(190)의 내부 구조를 언급하면, 칩(10)의 하부면과 리드프레임의 다이패드(20)의 상부면이 접착제(30)에 의해 접착되어 있다.First, referring to the internal structure of the unit package 190 stacked on the uppermost layer, the lower surface of the chip 10 and the upper surface of the die pad 20 of the lead frame are adhered by the adhesive 30.

그리고, 그 칩(10)의 상부면 상에 형성된 복수개의 본딩 패드들(12)이 그들에 각기 대응되는 리드프레임의 내부리드들(40)과 본딩 와이어(70)에 의해 각기 전기적으로 연결되어 있다.The plurality of bonding pads 12 formed on the upper surface of the chip 10 are electrically connected to each other by the bonding wires 70 and the inner leads 40 of the lead frame. .

또한, 그 내부리드들(40)과 각기 일체형으로 대응되어 있으며, 외부 기기에 전기적 연결된 외부리드들(50)이 형성되어 있다.In addition, the inner leads 40 and the internal leads 40, respectively, integrally connected, the external leads are electrically connected to the external device 50 is formed.

그리고, 상기 칩(10)과 내부리드(40)를 포함하는 전기적 연결 부분과 다이패드(20)가 성형 수지(60)에 의해 외부 환경으로부터 보호되는 구조를 갖는다.In addition, the die pad 20 and the electrical connection part including the chip 10 and the inner lead 40 may be protected from the external environment by the molding resin 60.

이와 같은 최상층의 단위 패키지(190)의 구조는 제1층 단위 패키지(110)~제 8층 단위 패키지(180)의 구조와 동일한 내부 구조를 갖는다.The structure of the uppermost unit package 190 has the same internal structure as that of the first layer unit package 110 to the eighth layer unit package 180.

따라서, 제1층 단위 패키지(110)~제8층 단위 패키지(180)의 내부 구조에 대해서는 언급을 생략한다.Therefore, reference to the internal structure of the first layer unit package 110 to the eighth layer unit package 180 is omitted.

여기서, 최상층의 단위 패키지(190)의 외부리드들(50)은 제8층 단위 패키지(180)의 외부리드들(50)과 땜납(80)에 의해 각기 기계적·전기적 연결되어 있는 구조를 갖는다.Here, the outer leads 50 of the uppermost unit package 190 have a structure in which the outer leads 50 of the eighth layer unit package 180 and the solder 80 are mechanically and electrically connected to each other.

같은 방법으로, 제8층 단위 패키지(180)의 외부리드들(50)은 제7층 단위 패키지(170)의 외부리드들(50)과 땜납(80)에 의해 각기기계적·전기적 연결되어 있는 구조를 갖는다.In the same manner, the outer leads 50 of the eighth layer unit package 180 are mechanically and electrically connected to the outer leads 50 of the seventh layer unit package 170 by the solder 80, respectively. Has

결국, 제1층 단위 패키지(110)~제9층(최상층) 단위 패키지(190)는 모두 각기 전기적으로 연결된 구조를 갖는다.As a result, each of the first layer unit package 110 to the ninth layer unit package 190 has a structure electrically connected to each other.

제2도는 제1도의 제1층 단위 패키지의 성형 수지 부분을 일부 절개하여 나타내는 평면도이다.FIG. 2 is a plan view showing a partially cut molded resin portion of the first layer unit package of FIG.

제3도는 제1도의 제2층 단위 패키지의 성형 수지 부분을 일부 절개하여 나타내는 평면도이다.3 is a plan view showing a part of the molded resin portion of the second layer unit package of FIG.

제4도는 제1도의 제3층 단위 패키지의 성형 수지 부분을 일부 절개하여 나타내는 평면도이다.4 is a plan view showing a part of the molded resin portion of the third layer unit package of FIG.

우선, 제1층 단위 패키지(110)는 리드프레임의 다이패드(20)상에 칩(10)이 실장되어 있으며, 그 칩(10)의 특정 본딩 패드(12')는 그에 대응되는 본딩 리드들(40'),(40)과 본딩 와이어(70)에 의해 전기적으로 연결되어 있다.First, in the first layer unit package 110, a chip 10 is mounted on a die pad 20 of a lead frame, and a specific bonding pad 12 ′ of the chip 10 has corresponding bonding leads. 40 ', 40 and the bonding wire 70 are electrically connected.

그리고, 본딩 리드(40')는 4개의 동일한 목적을 갖는 내부리드들(41), (42), (43), (44)에 각기 선택적 연결되도록 길게 연장되어 형성되어 있으며, 같은 방법으로 다른 본딩 리드(40)는 5개의 동일한 목적을 갖는 내부리드들(45), (46), (47), (48), (49)에 각기 선택적 연결되도록 길게 연장되어 형성되어 있다.In addition, the bonding lead 40 ′ is elongated to be selectively connected to the four inner leads 41, 42, 43, and 44 having the same purpose. The lead 40 is elongated so as to be selectively connected to the five inner leads 45, 46, 47, 48, and 49 having the same purpose.

그리고, 참고 번호 40번의 내부리드는 상기의 내부리드들(41~49)과는 다른 목적을 갖는 내부리드이며, 또한 42'번은 타이바로서 다이패드(20)를 지지하는 목적을 갖는다.The inner lead 40 is an inner lead having a different purpose than the inner leads 41 to 49, and the 42 'has the purpose of supporting the die pad 20 as a tie bar.

여기서, 제1층 단위 패키지(110)는 본딩 리드들(40')가 상기 동일한 목적을 갖는 내부리드들(41~49)중에서 41번의 내부리드와 일체로 형성되어 있다.In this case, the first layer unit package 110 is formed with the bonding leads 40 ′ integrally with the inner lead 41 of the inner leads 41 to 49 having the same purpose.

그리고, 제2층 단위 패키지(120)는 본링 리드들(40')가 상기 동일한 목적을 갖는 내부리드들(41~49)중에서 42번의 내부리드와 일체로 형성되어 있다.The second layer unit package 120 is integrally formed with 42 inner leads among the inner leads 41 ˜ 49 where the ring rings 40 ′ have the same purpose.

같은 방법으로, 제9층(최상층) 단위 패키지(190)는 상기 본딩 리드들(40')와 본딩 와이어(70)에 의해 전기적 연결된 다른 본딩 리드(40)가 상기 동일한 목적을 갖는 내부리드들(41~49)중에서 49번의 내부리드와 일체로 형성되어 있다.In the same manner, the ninth layer (top layer) unit package 190 includes internal leads having the same purpose as the other bonding leads 40 electrically connected by the bonding leads 40 'and the bonding wires 70. 41 ~ 49) are integrally formed with the 49th internal lead.

여기서, 제3층 단위 패키지(130)~제8층 단위 패키지(180)는 상기의 형성순서에 따라 43~48까지 각기 형성됨을 쉽게 알 수 있기 때문에 설명을 생략하였다.Here, since the third layer unit package 130 to the eighth layer unit package 180 may be easily formed from 43 to 48 according to the above-described formation procedure, description thereof has been omitted.

상기 동일한 목적을 갖는 내부리드는 데이타의 입/출력을 담당하여 소위 DQ 내부리드들이다. 또한, 그 특정 내부리드에 대응된 특정 본딩 패드도 마찬가지이다.The internal leads having the same purpose are the so-called DQ internal leads that are responsible for input / output of data. The same applies to the specific bonding pads corresponding to the specific internal leads.

이와 같은 구조를 갖는 적층 패키지는 실제 4M DRAM(×1)칩을 9개 적층하여 4M×9 모듈을 구성하는 메모리 큐브(cube)의 경우로써, 상기 단위 패키지 내의 DQ 본딩 패드는 전술한 바와 같이 DQ1(41)~DQ9(49) 중의 내부리드 중에서 하나의 내부리드에만 선택적 전기적 연결되어야 하는 구조를 갖는다.The stacked package having such a structure is a case of a memory cube configured to stack four actual 4M DRAM (× 1) chips to form a 4M × 9 module, and the DQ bonding pad in the unit package is DQ1 as described above. It has a structure in which only one inner lead of the inner leads of (41) to DQ9 (49) should be selectively electrically connected.

결과적으로, 이와 같은 구조를 갖는 단위 패키지는,As a result, the unit package having such a structure,

(1) 다이패드를 갖는 리드프레임을 적용하였기 때문에 그 다이패드의 크기보다 더 큰 칩의 실장은 불가능하고,(1) Since a lead frame having a die pad is applied, mounting of a chip larger than the size of the die pad is impossible,

따라서, 칩의 대형화에 유연하게 대처할 수 없는 단점이 있다.Therefore, there is a disadvantage in that it cannot flexibly cope with the enlargement of the chip.

(2) 상기 칩의 특정 본딩 패드에 선택적 대응되는 복수개의 내부리드들을 형성할 공간 확보가 곤란하고,(2) it is difficult to secure a space for forming a plurality of internal leads corresponding to a specific bonding pad of the chip;

(3) 상기 본딩 리드들이 각기 타이바를 가로질러 본딩 와이어에 의해 전기적 연결되어야 하기 때문에 본딩 와이어의 높이 조절이 곤란하고, 그 본딩 와이어의 처짐 등으로 인한 전기적 단략 또는 새깅(sagging)등의 불량을 유발할 수 있는 단점을 갖는다.(3) Since the bonding leads must be electrically connected to each other by the bonding wires across the tie bars, it is difficult to adjust the height of the bonding wires and cause defects such as sagging or electrical shorts due to sagging of the bonding wires. Has the disadvantages.

따라서 본 발명의 목적은 칩의 특정 본딩 패드에 선택적 대응되도록 형성된 복수개의 내부리드와 다른 내부리드들이 실장될 칩의 내측 부분으로 연장·형성된 리드프레임을 적용하여 적층 패키지를 구현함으로써 대형화되는 칩 크기에 대응하는 동시에 칩의 본딩 패드 설계가 용이한 칩의 특정 본딩 패드에 선택적 대응되는 내부리드들을 갖는 리드 온 칩형 리드프레임을 이용한 적층 패키지를 제공하는데 있다.Accordingly, an object of the present invention is to provide a chip package that is enlarged by implementing a stack package by applying a plurality of inner leads formed to selectively correspond to a specific bonding pad of a chip and a lead frame extended and formed to an inner portion of a chip on which other inner leads are to be mounted. The present invention provides a stacked package using a lead-on chip type lead frame having internal leads corresponding to a specific bonding pad of a chip, which is also easy to design a bonding pad of a chip.

상기 목적을 달성하기 위하여, 복수개의 본딩 패드들을 갖는 칩과, 복수개의 내부리드들을 포함하는 리드프레임과, 상기 본딩 패드들에 각기 대응된 내부리드들을 전기적 연결하는 수단과, 상기 칩의 일 측면과 상기 내부리드들의 일 측면을 접착·지지하는 수단과, 상기 칩과 내부리드들을 포함하는 전기적 연결 부분을 봉지하는 성형 수지를 포함하는 단위 패키지가 상기 칩의 특정 본딩 패드에 선택적 대응되는 동일 목적을 갖는 내부리드들 중에서 각기 다른 어느 하나의 내부리드에 전기적 연결되는 것을 특징으로 하는 칩의 특정 본딩 패드에 선택적 대응되는 복수개의 내부리드들을 갖는 리드 온 칩형 리드프레임을 이용한 적층 패키지를 제공한다.In order to achieve the above object, a chip having a plurality of bonding pads, a lead frame including a plurality of inner leads, means for electrically connecting the inner leads respectively corresponding to the bonding pads, one side of the chip and A unit package including means for adhering and supporting one side of the inner leads and a molding resin encapsulating an electrical connection portion including the chip and the inner leads has the same purpose, which selectively corresponds to a specific bonding pad of the chip. Provided is a stack package using a lead-on chip type lead frame having a plurality of inner leads selectively corresponding to a specific bonding pad of a chip, wherein the inner leads are electrically connected to any one of the inner leads.

이하, 첨부 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

제5도는 본 발명에 의한 칩의 특정 본딩 패드에 선택적 대응되는 내부리드들을 갖는 리드프레임을 이용한 적층 패키지를 나타내는 단면도이다. 제5도를 참조하면, 본 발명에 의한 적층 패키지(500)는 단위 패키지가 8개 적층된 구조를 갖는다.5 is a cross-sectional view illustrating a stack package using a lead frame having internal leads selectively corresponding to specific bonding pads of a chip according to the present invention. Referring to FIG. 5, the stack package 500 according to the present invention has a structure in which eight unit packages are stacked.

우선, 최상층에 적층된 단위 패키지(480)의 내부 구조를 언급하면, 칩(310)의 상부면과 리드프레임의 내부리드(340)의 하부면이 폴리이미드 계열의 접착제(30)에 의해 접착·지지되어 있다.First, referring to the internal structure of the unit package 480 stacked on the uppermost layer, the upper surface of the chip 310 and the lower surface of the inner lead 340 of the lead frame are adhered and bonded by the polyimide-based adhesive 30. Supported.

그리고, 그 칩(310)의 상부면 상에 형성된 복수개의 본딩 패드들(312)이 그들에 각기 대응되는 리드프레임의 내부리드들(340)에 본딩 와이어(370)에 의해 각기 전기적 연결되어 있다.The plurality of bonding pads 312 formed on the upper surface of the chip 310 are electrically connected to the inner leads 340 of the lead frame, respectively, by the bonding wires 370.

또한, 그 내부리드들(340)과 각기 일체형으로 대응되어 있으며, 외부 기기에 전기적 연결될 외부리드들(350)이 형성되어 있다.In addition, the inner leads 340 and the inner leads 340, respectively, and are integrally formed, the outer leads 350 to be electrically connected to the external device is formed.

그리고, 칩(310)과 내부리드(340)를 포함하는 전기적 연결 부분이 성형 수지(360)에 의해 외부 환경으로부터 보호되는 구조를 갖는다.In addition, the electrical connection part including the chip 310 and the inner lead 340 has a structure in which the molding resin 360 is protected from the external environment.

이와 같은 최상층의 단위 패키지(480)의 구조는 제1층 단위 패키지(410)~제 7층 단위 패키지(470)의 구조와 동일한 내부 구조를 갖기 때문에 정면도로 나타내었다.Since the structure of the uppermost unit package 480 has the same internal structure as that of the first layer unit package 410 to the seventh layer unit package 470, the front view is shown.

따라서, 제1층 단위 패키지(410)~제7층 단위 패키지(470)의 내부 구조에 대해서는 언급을 생략하였다.Therefore, reference to the internal structure of the first layer unit package 410 to the seventh layer unit package 470 is omitted.

여기서, 최상층의 단위 패키지(480)의 외부리드들(350)은 제7층 단위 패키지(470)의 외부리드들(350)과 땝납(380)에 의해 각기 기계적·전기적으로 연결되어 있는 구조를 갖는다.Here, the outer leads 350 of the unit package 480 of the uppermost layer are each mechanically and electrically connected to the outer leads 350 of the seventh layer unit package 470 by the solder 380. .

같은 방법으로, 제7층 단위 패키지(470)의 외부리드들(350)은 제6층 단위 패키지(460)의 외부리드들(350)과 땜납(380)에 의해 각기 기계적·전기적으로 연결되어 있는 구조를 갖는다.In the same way, the outer leads 350 of the seventh layer unit package 470 are each mechanically and electrically connected to the outer leads 350 of the sixth layer unit package 460 by solder 380. Has a structure.

결국, 제1층 단위 패키지(410)~제8층(최상층) 단위 패키지(480)는 모두 각기 전기적 연결된 구조를 갖는다.As a result, each of the first layer unit package 410 to the eighth layer unit package 480 has an electrically connected structure.

제6도는 제5도의 제1층 단위 패키지의 성형 수지 부분을 일부 절개하여 나타내는 평면도이다.FIG. 6 is a plan view showing a partially cut molded resin part of the first layer unit package of FIG.

제7도는 제5도의 제2층 단위 패키지의 성형 수지 부분을 일부 절개하여 나타내는 평면도이다.FIG. 7 is a plan view showing a partially cut molded resin portion of the second layer unit package of FIG.

제8도 제5도의 제8층 단위 패키지의 성형 수지 부분을 일부 절개하여 나타내는 평면도이다.FIG. 8 is a plan view showing a partially cut molded resin portion of the eighth layer unit package of FIG.

우선, 제1층 단위 패키지(410)는 칩(310)의 상부면과 리드프레임의 내부리드들(340), (341~348)의 하부면이 폴리이미드 계열의 접착제(330)에 의해 접착·지지되어 있으며, 그 칩(310)의 특정 본딩 패드(312')는 그에 대응되는 본딩 리드(340')에 본딩 와이어(370)에 의해 전기적 연결되어 있다.First, in the first layer unit package 410, the upper surface of the chip 310 and the lower surfaces of the inner leads 340 and 341 to 348 of the lead frame are adhered to each other by a polyimide-based adhesive 330. The specific bonding pad 312 ′ of the chip 310 is supported and electrically connected to the bonding lead 340 ′ by the bonding wire 370.

그리고, 본딩 리드(340')는 8개의 동일한 목적을 갖는 내부리드들(341~348)에 각기 선택적 연결되도록 접착제(330)에 의해 접착·지지된 칩(310)의 내측으로 길게 연장되어 형성되어 있다.The bonding lead 340 ′ is formed to extend inwardly of the chip 310 bonded and supported by the adhesive 330 so as to be selectively connected to eight internal leads 341 to 348 having the same purpose. have.

그리고, 참고 번호 340번의 내부리드는 상기의 내부리드들(341~348)과는 다른 목적을 갖는 내부리드이며, 또한 342' 번은 타이바로서 상기 리드프레임을 지지하는 목적을 갖는다.In addition, the inner lead number 340 is an inner lead having a different purpose from the inner leads 341 to 348, and the 342 'has a purpose of supporting the lead frame as a tie bar.

여기서, 제1층 단위 패키지(410)은 본딩 리드(340')가 상기 동일한 목적을 갖는 내부리드들(341~348)중에서 341번의 내부리드와 일체로 형성되어 있다.In this case, the first layer unit package 410 has a bonding lead 340 ′ integrally formed with the inner lead 341 among the inner leads 341 to 348 having the same purpose.

그리고, 제2층 단위 패키지(420)는 상기 본딩 리드(340')가 상기 동일한 목적을 갖는 내부리드들(341~348)중에서 342번의 내부리드와 일체로 형성되어 있다.The second layer unit package 420 is integrally formed with the internal lead 342 from the internal leads 341 to 348 in which the bonding lead 340 ′ has the same purpose.

같은 방법으로, 제8층(최상층) 단위 패키지(480)는 상기 본딩 리드(340')가 상기 동일한 목적을 갖는 내부리드들(341~348)중에서 348번의 내부리드와 일체로 형성되어 있다.In the same manner, the eighth layer (top layer) unit package 480 is formed such that the bonding lead 340 ′ is integrally formed with the inner lead number 348 among the inner leads 341 to 348 having the same purpose.

여기서, 제3층 단위 패키지(430)~제7층 단위 패키지(370)는 상기의 형성순서에 따라 343~347까지 각기 일체로 형성됨을 쉽게 알 수 있기 때문에 설명을 생략하였다.In this case, since the third layer unit package 430 to the seventh layer unit package 370 may be easily formed in one piece from 343 to 347 according to the above-described formation procedure, description thereof has been omitted.

본 발명에 의한 적층 패키지는, 실제 16M(2M×8) 비트(bit) NAND 프래쉬 메모리(flash memory)를 8개 적층하여 2M×64 프래위 메모리 큐브의 적층형 패키지를 구현한 것으로, 상기 특정 본딩 패드는 디바이스 실렉션 컨트롤(device selection control)기능을 하는 소위 CE(chip enable) 본딩 패드는 단 한번의 본딩 와이어를 통해서 8개로 동일 목적을 갖도록 분리·형성된 내부리드들 중에서 하나의 내부리드에 전기적 연결되고, 같은 방법으로 각각의 단위 패키지가 각기 소정의 다른 내부리드와 전기적 연결됨으로써, 2M×64 또는 16M×8 SIMM(single inline memory module)과 같은 적층 패키지를 구현할 수 있었다.The stacked package according to the present invention implements a stacked package of 2M × 64 flash memory cubes by stacking eight 16M (2M × 8) NAND flash memories. The so-called CE (chip enable) bonding pads, which function as device selection controls, are electrically connected to one of the inner leads that are separated and formed to have the same purpose in eight through a single bonding wire. In the same manner, each unit package is electrically connected to a predetermined other internal lead, thereby implementing a stacked package such as 2M × 64 or 16M × 8 single inline memory module (SIMM).

따라서, 본 발명에 따른 구조에 따르면,Thus, according to the structure according to the invention,

(1) 대형 칩을 포함하는 단위 패키지를 복수개 적층하여 고밀도 적층 패키지를 구현할 수 있기 때문에 예를 들어 인공 위성용 대용량 메모리등과 같은 특수분야에 적용될 수 있고,(1) Since a high density stacked package can be implemented by stacking a plurality of unit packages including a large chip, it can be applied to a special field such as a large capacity memory for satellites,

(2) 리드프레임의 다이패드를 대체하여 리드 온 칩 기술을 적용하였기 때문에 리드 온 칩 기술의 장점인 칩의 본딩 패드 설계의 자유도를 보장할 수 있으며, 또한 대형 칩에 유연하게 대처할 수 있고,(2) Since the lead-on chip technology is applied in place of the die pad of the lead frame, it is possible to guarantee the degree of freedom of the bonding pad design of the chip, which is an advantage of the lead-on chip technology, and also to flexibly cope with the large chip.

(3) 기존에 사용되던 소위 플라스틱 칩 패키지의 제조 장치를 그대로 활용할 수 있기 때문에 대량 생산 및 저 단가의 적층 패키지를 구현할 수 있고,(3) Since the manufacturing apparatus of the so-called plastic chip package used in the past can be utilized as it is, mass production and low cost lamination package can be realized.

(4) 적층 패키지의 각 단위 패키지에 해당되는 CE를 선택적으로 전기적 연결할 수 있기 때문에 적어도 2개 이상의 적층 패키지를 구현할 수 있으며, 또한 32 TSOJ(thin small outline J form) 패키지에 있어서 전기적 연결이 되지 않는 4개의 외부리드를 포함하고 있음으로 12개의 단위 패키지를 적층할 수 있고,(4) The CE applicable to each unit package of the laminated package can be selectively electrically connected, so that at least two or more laminated packages can be implemented, and in the 32 TSOJ (thin small outline J form) package, the electrical connection is not possible. By including four external leads, 12 unit packages can be stacked,

(5) 또한, 단위 패키지의 CE가 전기적 연결되는 리드를 이중형(dual type) 패키지에 적합하도록 양면 대칭으로 실형할 수 있는 이점(利點)이 있다.(5) In addition, there is an advantage in that the lead to which the CE of the unit package is electrically connected can be embodied in bilateral symmetry so as to be suitable for a dual type package.

Claims (8)

복수개의 본딩 패드들을 갖는 칩과, 복수개의 내부리드들을 포함하는 리드프레임과, 상기 본딩 패드들에 각기 대응된 내부리드들을 전기적 연결하는 수단과, 상기 칩의 일 측면과 상기 내부리드들의 일 측면을 접착·지지하는 수단과, 상기 칩과 내부리드들을 포함하는 전기적 연결 부분을 봉지하는 성형 수지를 포함하는 단위 패키지가 상기 칩의 특정 본딩 패드에 선택적 대응되는 동일 목적을 갖는 내부리드들 중에서 각기 다른 어느 하나의 내부리드에 전기적 연결되는 것을 특징으로 하는 칩의 본딩 패드에 선택적 대응되는 복수개의 내부리드들을 갖는 리드 온 칩형 리드프레임을 이용한 적층 패키지.A chip having a plurality of bonding pads, a lead frame including a plurality of inner leads, means for electrically connecting inner leads corresponding to the bonding pads, and a side of the chip and one side of the inner leads. A unit package including a means for adhering and supporting and a molding resin for encapsulating an electrical connection portion including the chip and the inner leads is any different from among the inner leads having the same purpose, which selectively corresponds to a specific bonding pad of the chip. A stack package using a lead-on chip type leadframe having a plurality of inner leads selectively corresponding to bonding pads of a chip, wherein the inner pads are electrically connected to one inner lead. 제1항에 있어서, 상기 전기적 연결하는 수단이 본딩 와이어인 것을 특징으로 하는 칩의 특정 본딩 패드에 선택적 대응되는 복수개의 내부리드들을 갖는 리드 온 칩형 리드프레임을 이용한 적층 패키지.The stack package of claim 1, wherein the electrical connection means is a bonding wire. 3. 제1항에 있어서, 상기 접착·지지하는 수단이 폴리이미드 계열의 접착 테이프인 것을 특징으로 하는 칩의 특정 본딩 패드에 선택적 대응되는 복수개의 내부 리드들을 갖는 리드 온 칩형 리드프레임을 이용한 적층 패키지.The stack package according to claim 1, wherein the means for adhering and supporting is a polyimide-based adhesive tape. 제1항에 있어서, 상기 특정 본딩 패드에 전기적 연결되는 본딩 리드를 갖는 것을 특징으로 하는 칩의 특정 본딩 패드에 선택적 대응되는 복수개의 내부리드들을 갖는 리드 온 칩형 리드프레임을 이용한 적층 패키지.The stack package according to claim 1, further comprising a bonding lead electrically connected to the specific bonding pad, wherein the lead-on chip type leadframe has a plurality of internal leads selectively corresponding to the specific bonding pad of the chip. 제1항 또는 제4항에 있어서, 상기 본딩 리드가 상기 동일 목적을 갖는 내부리드들 중의 어느 하나의 내부리드와 전기적 연결되는 것을 특징으로 하는 칩의 특정 본딩 패드에 선택적 대응되는 복수개의 내부리드들을 갖는 리드 온 칩형 리드프레임을 이용한 적층 패키지.5. The plurality of inner leads of claim 1 or 4, wherein the bonding leads are electrically connected to any one of the inner leads having the same purpose. 6. Lamination package using a lead-on chip type leadframe having. 제5항에 있어서, 상기 전기적 연결이 상기 일체로 형성되어 전기적 연결된 것을 특징으로 하는 칩의 특정 본딩 패드에 선택적 대응되는 복수개의 내부리드들을 갖는 리드 온 칩형 리드프레임을 이용한 적층 패키지.The stack package according to claim 5, wherein the electrical connection is integrally formed and electrically connected to each other, wherein the lead-on chip type leadframe has a plurality of internal leads selectively corresponding to specific bonding pads of the chip. 제1항에 있어서, 상기 동일 목적을 갖는 내부리드들이 상기 실장된 칩의 내측으로 연장·형성된 것을 특징으로 하는 칩의 특정 본딩 패드에 선택적 대응되는 복수개의 내부리드들을 갖는 리드 온 칩형 리드프레임을 이용한 적층 패키지.The lead-on chip lead frame having a plurality of inner leads selectively corresponding to a specific bonding pad of the chip, wherein the inner leads having the same purpose are extended and formed inside the mounted chip. Laminated package. 제1항 또는 제7항에 있어서, 상기 내부리드들과 상기 칩이 폴리이미드 계열의 접착제에 의해 접착·지지된 것을 특징으로 하는 칩의 특정 본딩 패드에 선택적 대응되는 복수개의 내부리드들을 갖는 리드 온 칩형 리드프레임을 이용한 적층 패키지.The lead-on according to claim 1 or 7, wherein the inner leads and the chip are adhered and supported by a polyimide-based adhesive. Stacked package using chip leadframe.
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