KR0161465B1 - Output circuit for analog and digital signal - Google Patents
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Abstract
본 발명은 반도체 회로에서의 마이너스 펌핑(minus pumping)회로를 내장한 마이콤(micom)의 아날로그 및 디지털 신호 겸용 출력회로에 관한 것으로서, 마이너스 펌핑(minus pumping)회로를 내장한 마이콤(micom)의 아날로그 및 디지털 신호 겸용 출력회로에 있어서, 아날로그 신호를 출력하는 아날로그 신호 출력부의 P-WELL; 디지털 신호를 출력하는 디지털 신호 출력부의 P-WELL; 및 상기 아날로그 신호 출력부의 P-WELL 및 상기 디지털 신호 출력부의 P-WELL을 분리하기 위하여 상기 아날로그 신호 출력부의 P-WELL 및 상기 디지털 신호 출력부의 P-WELL 사이에 위치하며 상기 디지털 신호 출력부의 NMOS 제1트랜지스터와 PMOS 제3트랜지스터를 직렬로 연결하는 제2PMOS 트랜지스터를 포함한다. 따라서, 서로 다른 전위의 P-WELL을 분리시켜줌으로써, 정확한 아날로그 또는 디지털 신호를 출력할 수 있도록 하는 효과를 제공한다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to an analog and digital signal output circuit of a micom incorporating a minus pumping circuit in a semiconductor circuit. The present invention relates to a micom analog and a minus pumping circuit. A digital signal output circuit, comprising: a P-WELL of an analog signal output unit for outputting an analog signal; P-WELL of a digital signal output unit for outputting a digital signal; And between the P-WELL of the analog signal output unit and the P-WELL of the digital signal output unit to separate the P-WELL of the analog signal output unit and the P-WELL of the digital signal output unit. And a second PMOS transistor connecting the one transistor and the PMOS third transistor in series. Therefore, by separating the P-WELL of different potentials, it provides an effect that can output an accurate analog or digital signal.
Description
제1도는 종래의 아날로그 및 디지털 신호 겸용 출력회로이다.1 is a conventional analog and digital signal combined output circuit.
제2도는 제1도의 아날로그 및 디지털 신호 겸용 출력회로를 물성적으로 도시한 도면이다.2 is a diagram showing physically the output circuit of the analog and digital signal of FIG.
제3도는 본 발명에 따른 아날로그 및 디지털 신호 겸용 출력회로이다.3 is an analog and digital signal output circuit according to the present invention.
제4도는 제3도의 아날로그 및 디지털 신호 겸용 출력회로를 물성적으로 도시한 도면이다.4 is a diagram showing the physical properties of the analog and digital signal output circuit of FIG.
본 발명은 반도체 회로에서의 아날로그 및 디지털 신호 겸용 출력회로에 관한 것으로서, 특히 마이너스 펌핑(minus pumping)회로를 내장한 마이콤(micom)의 아날로그 및 디지털 신호 겸용 출력회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to both analog and digital signal output circuits in semiconductor circuits, and more particularly, to a microcom analog and digital signal output circuit incorporating a minus pumping circuit.
최근에 개발되는 반도체 칩(chip)은 고성능, 고집적되어 가고 있다. 반도체 칩(chip)이 고성능, 고집적화되면서 다양한 기능을 한정된 포트(port)를 이용하여 출력하는 것이 문제로 대두되고 있다. 그 기능은 점점 더 다양해지고 복잡해지는데 포트(port)수는 그에 맞추어 늘릴 수가 없는 것이 현실이다.Recently developed semiconductor chips are getting high performance and high density. As semiconductor chips become high-performance and highly integrated, a variety of functions are outputted using limited ports. Its functionality is becoming more and more diverse and complex, but the number of ports cannot be increased accordingly.
상술한 바와 같이 대두되는 문제를 해결하기 위해 아날로그 및 디지털 신호 겸용 출력포트 핀을 사용하여야 함은 필수불가결하게 되었다.As mentioned above, it is indispensable to use an analog and digital signal output port pin to solve the problem.
제1도는 종래의 아날로그 및 디지털 신호 겸용 출력회로이다.제1도에 도시된 회로 동작에 있어서, AVSS가 VSS보다 전위가 클때는 문제가 되지 않지만 전압 펌핑(pumping)을 하여 VSS가 VSS보다 전위가 낮을 때는 정확한 AVSS가 포트(port)로 출력되지 않는다. 그 이유는 제2도에서 설명한다.FIG. 1 is a conventional analog and digital signal output circuit. In the circuit operation shown in FIG. 1, when the potential of AVSS is greater than VSS, it is not a problem, but the voltage is pumped, so that VSS has a potential higher than VSS. When low, the correct AVSS is not output to the port. The reason is explained in FIG.
제2도는 제1도의 아날로그 및 디지털 신호 겸용 출력회로를 물상적으로 도시한 도면이다.FIG. 2 is a view showing physically the analog and digital signal output circuit of FIG.
제1P-WELL 에는 AVSS가 전위되어 있고, 제2P-WELL에는 VSS가 전위되어 있을 때, 포트(port)로 AVSS가 출력되면 제2P-WELL이 제1P-WELL보다 전위가 높기 때문에 제2P-WELL에 있는 다이오드 D1이 턴온(turn on)되어 AVSS의 전위에 영향을 미치게 되어 전확한 AVSS가 출력되지 않는다.When the AVSS is in the first P-WELL and the VSS is in the second P-WELL, if the AVSS is output to the port, the second P-WELL is higher in potential than the first P-WELL. The diode D1 at turns on and affects the potential of the AVSS so that the full AVSS is not output.
상술한 바와 같은 회로는 외부의 반도체 회로의 동작에 응용할 수가 없다.The circuit as described above cannot be applied to the operation of an external semiconductor circuit.
따라서, 본 발명의 목적은 상술한 바와 같은 종래 기술의 문제점을 개선하기 위하여 안출된 것으로서, P-WELL 공정을 사용한 마이너스 전압 펌핑(minus voltage pumping) 아날로그회로와 디지털회로를 하나의 포트(port)로 출력할 때 정상적인 동작을 수행하도록 하는 아날로그 및 디지털 신호 겸용 출력회로를 제공함에 있다.Accordingly, an object of the present invention has been made in order to improve the problems of the prior art as described above, the minus voltage pumping analog and digital circuits using the P-WELL process to one port (port) The present invention provides an analog and digital signal output circuit that performs normal operation when outputting.
상술한 바와 같은 목적을 달성하기 위한 아날로그 및 디지털 신호 겸용 출력회로는 마이너스 펌핑(minus pumping) 회로를 내장한 마이콤(micom)의 아날로그 및 디지털 신호 겸용 출력회로에 있어서, 아날로그 신호를 출력하는 아날로그 신호 출력부의 P-WELL; 디지털 신호를 출력하는 디지털 신호 출력부의 P-WELL; 및 상기 아날로그 신호 출력부의 P-WELL 및 상기 디지털 신호 출력부의 P-WELL을 분리하기 위하여 상기 아날로그 신호 출력부의 P-WELL 및 상기 디지털 신호 출력부의 P-WELL 사이에 위치하며 상기 디지털 신호 출력부의 NMOS 제1트랜지스터와 PMOS 제3트랜지스터를 직렬로 연결하는 제2PMOS 트랜지스터를 포함한다.The analog and digital signal output circuit for achieving the above object is an analog signal output for outputting an analog signal in a micom analog and digital signal output circuit with a built-in minus pumping circuit. Negative P-WELL; P-WELL of a digital signal output unit for outputting a digital signal; And between the P-WELL of the analog signal output unit and the P-WELL of the digital signal output unit to separate the P-WELL of the analog signal output unit and the P-WELL of the digital signal output unit. And a second PMOS transistor connecting the one transistor and the PMOS third transistor in series.
이하, 첨부된 도면을 참조하여 보다 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in more detail.
제3도는 본 발명에 따른 아날로그 및 디지털 신호 겸용 출력회로이다. 제3도에 있어서, 참조부호 300은 디지털 신호 출력단자이고, 302는 디지털 신호 출력 인에이블(enable)단자이고, 304는 아날로그 신호 출력단자이고, 306은 아날로그 신호 출력 인에이블(enable)단자이고, 308은 출력포트이고, A는 제1인버터이고, B는 제1낸드(NAND)게이트이고, C는 제2노아(NOR)게이트이고, D는 제2인버터이고, E는 제1트랜지스터이고, F는 제2트랜지스터이고, G는 제3트랜지스터이고, H는 제4트랜지스터이고, I는 제5트랜지스터이고, J는 제3인버터이고, K는 제2낸드(NAND)게이트이고, L은 제2노아(NOR)게이트이다. 또한, 310은 디지털 신호 출력부이고, 312는 아날로그 신호 출력부이고, Vdd는 디지털 신호 출력부(310)의 공급전원전압이고, Vss는 디지털 심호 출력부(310)의 그라운드(GND)이고, AVdd는 아날로그 신호 출력부(312)의 공급전원 전압이고, AVss는 아날로그 신호 출력부(312)의 그라운드(GND)이다.3 is an analog and digital signal output circuit according to the present invention. In FIG. 3, reference numeral 300 is a digital signal output terminal, 302 is a digital signal output enable terminal, 304 is an analog signal output terminal, 306 is an analog signal output enable terminal, 308 is an output port, A is a first inverter, B is a first NAND gate, C is a second NOR gate, D is a second inverter, E is a first transistor, and F is Is a second transistor, G is a third transistor, H is a fourth transistor, I is a fifth transistor, J is a third inverter, K is a second NAND gate, and L is a second noah (NOR) gate. In addition, 310 is a digital signal output unit, 312 is an analog signal output unit, Vdd is a supply power supply voltage of the digital signal output unit 310, Vss is a ground (GND) of the digital deep signal output unit 310, AVdd Is the power supply voltage of the analog signal output unit 312, AVss is the ground (GND) of the analog signal output unit 312.
제3도에서 보는 바와 같이 디지털 신호 출력부(310)에 제2트랜지스터(F)를 추가하여 디지털 신호 출력부(310)와 아날로그 신호 출력부(312)의 WELL을 분리하고자 한다. 제4도는 제3도의 아날로그 및 디지털 신호 겸용 출력회로를 물성적으로 도시한 도면이다. 제3도와 제4도를 참조부호를 일치시켜 설명하겠다.As shown in FIG. 3, a second transistor F is added to the digital signal output unit 310 to separate the WELL of the digital signal output unit 310 and the analog signal output unit 312. 4 is a diagram showing the physical properties of the analog and digital signal output circuit of FIG. 3 and 4 will be described with reference numerals.
제4도에 있어서, 디지털 신호 출력부(310)측에 제2트랜지스터(F)와 제3트랜지스터(G)가 도시되어 있고, 아날로그 신호 출력부(312)측에 제5트랜지스터(I)가 도시되어 있다. 제2트랜지스터(F)의 게이트에는 제3도의 제2인버터(D)의 출력단에 연결되고, 제3트랜지스터(G)의 게이트에는 제3도의 제1노아(NOR) 게이트의 출력단에 연결되고, 제5트랜지스터(I)의 게이트에는 제3도의 제2노아(NOR) 게이트의 출력단에 연결된다.In FIG. 4, the second transistor F and the third transistor G are shown on the digital signal output part 310 side, and the fifth transistor I is shown on the analog signal output part 312 side. It is. The gate of the second transistor F is connected to the output terminal of the second inverter D of FIG. 3, and the gate of the third transistor G is connected to the output terminal of the first NOR gate of FIG. 3. The gate of the 5 transistor I is connected to the output terminal of the 2nd NOR gate of FIG.
본 발명에서는 제4도에서 보이는 바와 같이 디지털 신호 출력부(310)에 제2트랜지스터(F)를 추가하여 아날로그 신호 출력부(312)측 AVss 출력의 P-WELL과 디지털 신호 출력부(310)측 Vss출력의 P-WELL을 근본적으로 차단하였다. 상술한 바와 같이 구성한 아날로그 및 디지털 신호 겸용 출력회로는 서로 다른 전위의 P-WELL을 분리시켜줌으로써, 정확한 아날로그 또는 디지털 신호를 출력할 수 있도록 하는 효과를 제공한다.In the present invention, as shown in FIG. 4, the second transistor F is added to the digital signal output unit 310, so that the P-WELL and the digital signal output unit 310 of the AVss output are added to the analog signal output unit 312 side. P-WELL of Vss output is cut off fundamentally. The analog and digital signal output circuit configured as described above separates the P-WELL of different potentials, thereby providing an effect of outputting an accurate analog or digital signal.
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