KR0159813B1 - A synchronous signal processing circuit of video system - Google Patents
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Abstract
본 발명은 동기 신호의 듀티(Duty)와 충방전 시간을 이용하여 동기 신호의 극성을 검출하고 원하는 극성의 동기 신호를 출력하는 정부극성 동기 신호 검출 회로에 관한 것으로, 입력되는 동기 신호의 듀티와 커패시터의 충방전을 이용하여 입력되는 동기 신호의 극성을 판별하는 동기 극성 판별부, 및 상기 동기 극성 판별부의 출력에 따라 상기 입력되는 동기 신호에 맞추어 정극성 동기 신호를 출력하는 동기 출력부를 포함하여 구성된다.The present invention relates to a positive polarity synchronous signal detection circuit that detects the polarity of the synchronous signal by using the duty and charge / discharge time of the synchronous signal, and outputs a synchronous signal having a desired polarity. A synchronization polarity determining unit for determining the polarity of the input synchronization signal using charge / discharge and a synchronization output unit for outputting the positive synchronization signal in accordance with the input synchronization signal according to the output of the synchronization polarity determination unit. .
따라서 본 발명은 입력되는 동기 신호의 극성에 상관없이 항상 정확한 정극성 동기 신호를 출력하므로, 회로의 구성이 간단해지는 효과가 있다.Therefore, the present invention always outputs an accurate positive synchronizing signal regardless of the polarity of the input synchronizing signal, thereby simplifying the circuit configuration.
Description
제1도는 종래의 동기 신호 처리 회로의 블럭도.1 is a block diagram of a conventional synchronization signal processing circuit.
제2도는 본 발명에 따른 동기 신호 처리 회로의 블럭도.2 is a block diagram of a synchronization signal processing circuit according to the present invention.
제3도는 제2도의 동기 신호 처리 회로의 상세 회로도, 그리고3 is a detailed circuit diagram of a synchronization signal processing circuit of FIG.
제4도는 제3도의 각 부분의 신호 파형도이다.4 is a signal waveform diagram of each part of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 동기 극성 판별부 11,12,22 : 인버터10: synchronous polarity determination unit 11, 12, 22: inverter
20 : 동기 출력부 21 : 배타적 오아 게이트20: synchronous output unit 21: exclusive ora gate
MP1 : PMOS 트랜지스터 MN1 : NMOS 트랜지스터MP1: PMOS transistor MN1: NMOS transistor
C1 : 커패시터 R1,R2 : 저항C1: capacitor R1, R2: resistor
본 발명은 컴퓨터 디스플레이 모니터(computer display monitor), TV, VCR(video cassette recorder), 등과 같은 비디오 시스템에 관한 것으로, 특히, 외부로부터 제공된 동기 신호의 극성을 비디오 시스템에서 필요로하는 극성(required polarity)로 변환하는 동기 신호 처리 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to video systems such as computer display monitors, televisions, video cassette recorders (VCRs), and the like, in particular, the polarity of the video system requiring the polarity of the synchronization signal provided from the outside. A synchronization signal processing circuit for converting to.
일반적으로, 디스플레이 모니터 또는 TV 등에서는 통상적으로 미리 정해진 극성의 동기 신호(주로, 정극성(positive polarity)의 동기 신호)가 사용되고 있다. 하지만, 특히, 컴퓨터 시스템에서는 응용 프로그램들 또는 비디오 카드의 종류 등에 따라서, 호스트(즉, 컴퓨터 본체)에 의해 발생되는 동기 신호의 극성이 변할 수 있다. 즉, 호스트의 환경에 따라서, 상기 호스트로부터 발생되는 동기 신호에 동기되어서 비디오 신호들을 처리하도록 구성된 비디오 시스템들은 비록 외부로부터 상이한 극성의 동기 신호가 입력되더라도 그것을 미리 정해진 극성의 동기 신호로 변환하는 것이 필요하다. 그렇지 않으면, 동기 신호의 극성의 부정합으로 인해, 그 비디오 시스템들은 올바르게 동작하지 않을 것이다.In general, a sync signal of a predetermined polarity (mainly, a positive signal of positive polarity) is generally used in a display monitor or a TV. However, in particular, in a computer system, the polarity of the synchronization signal generated by the host (i.e., the computer main body) may vary depending on the type of application programs or the video card. That is, depending on the environment of the host, video systems configured to process video signals in synchronization with a synchronization signal generated from the host need to convert it into a synchronization signal of a predetermined polarity even if a synchronization signal of a different polarity is input from the outside. Do. Otherwise, due to mismatches in the polarity of the sync signal, the video systems will not operate correctly.
따라서, 비디오 시스템들의 올바른 동작을 위해서는, 동기 신호의 입력형태(즉, 정극성 또는 부극성)에 관계없이 미리 정해진 극성의 동기 신호를 얻을 수 있어야 한다. 이를 위해서는 입력되는 동기 신호의 극성을 판별하는 것이 필요하다.Thus, for proper operation of video systems, it is necessary to be able to obtain a synchronization signal of a predetermined polarity regardless of the input form of the synchronization signal (i.e., positive polarity or negative polarity). To this end, it is necessary to determine the polarity of the input synchronization signal.
제1도에는 종래의 비디오 시스템용 동기 신호 처리 회로가 도시되어 있다. 제1도을 참조하면, 상기 동기 신호 처리 회로는 외부로부터 입력되는 동기 신호보다 높은 주파수를 갖는 외부 클럭(CK)을 출력하는 오실레이터(1), 이 오실레이터(1)로부터 출력되는 외부 클럭(CK)과 외부로부터 입력되는 동기 신호를 입력으로 하여 리셋 펄스를 발생시키는 리셋 펄스 발생기(2), 리셋 펄스 발생기(2)로부터 출력되는 리셋 펄스에 따라 리셋되어 외부 클럭을 카운트하므로써 동기 신호의 펄스 폭을 검출하여 극성을 판별하는 카운터(3) 및, 이 카운터(3)로부터 출력되는 신호에 따라 외부로부터 입력되는 동기 신호의 극성을 바꾸어 출력하는 동기 신호 발생기(4)로 구성된다.1 shows a synchronization signal processing circuit for a conventional video system. Referring to FIG. 1, the synchronization signal processing circuit includes an oscillator 1 for outputting an external clock CK having a higher frequency than a synchronization signal input from the outside, an external clock CK output from the oscillator 1, and The pulse width of the synchronization signal is detected by counting an external clock by resetting the reset pulse generator 2 and the reset pulse output from the reset pulse generator 2 to generate a reset pulse by inputting a synchronization signal input from the outside. And a counter 3 for determining the polarity, and a sync signal generator 4 for changing the polarity of the sync signal input from the outside in accordance with the signal output from the counter 3.
이와 같이 구성되는 종래의 동기 신호 처리 회로의 동작을 설명한다.The operation of the conventional sync signal processing circuit configured as described above will be described.
먼저, 오실레이터(1)에서 외부로부터 입력되는 동기 신호보다 높은 주파수를 갖는 외부 클럭(CK)을 발생한다. 이렇게 발생된 외부 클럭(CK)은 동기 신호와 리셋 펄스 발생부(2)로 입력되어서 동기 신호가 발생되는 시점에서 리셋 펄스를 발생시킨다.First, the oscillator 1 generates an external clock CK having a higher frequency than a synchronization signal input from the outside. The external clock CK generated as described above is input to the synchronization signal and the reset pulse generator 2 to generate a reset pulse at the time when the synchronization signal is generated.
카운터(3)는 이와 같이 리셋 펄스 발생부(2)로부터 출력되는 리셋 펄스에 의해 리셋된 후 입력되는 외부 클럭(CK)을 카운트하고, 다시 리셋 펄스가 입력되면 리셋된 후 다시 외부 클럭(CK)을 카운트하는 것을 반복한다. 이와같이 외부 클럭(CK)에 따라 카운트하여 리셋 펄스의 길이를 판별함으로써 동기 신호의 펄스 듀레이션을 검출하고, 이렇게 검출된 펄스 듀레이션에 의해 극성이 판별된다.The counter 3 counts the external clock CK input after being reset by the reset pulse output from the reset pulse generator 2 in this manner, and when the reset pulse is input again, the counter 3 resets the external clock CK again. Repeat counting. Thus, the pulse duration of a synchronous signal is detected by counting according to the external clock CK and determining the length of a reset pulse, and the polarity is discriminated by the detected pulse duration.
이와 같이 카운터(3)를 사용하여 입력된 동기 신호의 극성이 판별되면, 이에 따라 동기 신호 발생기(4)는 입력된 동기 신호를 그대로 출력하든지, 아니면 그것의 극성을 바꾸어 출력한다. 구체적으로, 동기 신호 발생기(4)는 입력되는 동기 신호와 동기 신호 처리 과정에서 필요로 하는 동기 신호가 모두 정극성이면 입력되는 동기 신호를 그대로 출력하고, 입력되는 동기 신호가 정극성이고 공기 신호처리 과정에서 필요로 하는 동기 신호가 부극성이면 입력되는 동기 신호의 극성을 바꾸어 부극성으로 출력하고, 입력되는 동기 신호가 부극성이고 동기 신호 처리 과정에서 필요로 하는 동기신호가 정극성이면 입력되는 동기 신호의 극성을 바꾸어 정극성으로 출력하고, 입력되는 동기 신호와 동기 신호 처리 과정에서 필요로 하는 동기 신호가 모두 부극성이면 입력되는 동기 신호를 그대로 출력한다.When the polarity of the synchronization signal input using the counter 3 is determined in this way, the synchronization signal generator 4 outputs the input synchronization signal as it is, or changes its polarity. Specifically, the sync signal generator 4 outputs the input sync signal as it is if both the sync signal input and the sync signal required in the sync signal processing process are positive, and the sync signal input is positive and air signal processing. If the synchronization signal required in the process is negative, the polarity of the input synchronization signal is changed and output as negative. If the synchronization signal input is negative and the synchronization signal required in the synchronization signal processing is positive, the synchronization is input. The polarity of the signal is changed and output as positive polarity. If both the synchronizing signal input and the synchronizing signal required in the synchronizing signal processing process are negative, the input synchronizing signal is output as it is.
그러나 이와 같은 종래의 동기 신호처리 회로는 정확한 정극성 동기 신호를 얻을 수 있으나 회로가 복잡하고, 외부 응용 회로가 복잡해지는 문제점이 있다.However, such a conventional synchronization signal processing circuit can obtain an accurate positive synchronization signal, but there is a problem that the circuit is complicated and the external application circuit is complicated.
상기 문제점을 개선하기 위한 본 발명은 동기 신호의 듀티(Duty)와 커패시터의 충방전을 이용하여 간단하고 정확하게 동기 신호의 극성을 판별하여 원하는 극성의 동기 신호를 출력할 수 있도록 하는 동기 신호 처리 회로를 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention provides a synchronization signal processing circuit for determining the polarity of a synchronization signal simply and accurately by using the duty of the synchronization signal and the charge / discharge of a capacitor to output a synchronization signal having a desired polarity. The purpose is to provide.
상기 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 소정 극성의 동기 신호에 따라서 비디오 신호들을 처리하는 비디오 신호 처리 회로를 구비하는 비디오 시스템에서, 외부로부터 입력되는 동기 신호의 극성을 상기 소정 극성으로 변환해서 상기 비디오 신호 처리 회로로 제공하는 동기 신호 처리 회로는, 상기 입력되는 동기 신호의 극성을 판별해서 상기 입력되는 동기 신호의 극성을 나타내는 동기 극성 로직 신호를 발생하는 동기 극성 판별부 및, 상기 동기 극성 로직 신호에 응답해서 상기 입력되는 동기 신호에 동기된 상기 소정 극성의 동기 신호를 출력하는 동기 출력부를 포함한다. 상기 동기 극성 판별부는 전원과 접지 사이에 직렬로 연결되는 그리고 상기 입력되는 동기 신호에 응답해서 상호 배타적으로 온/오프되는 제1 및 제2의 스위치들과, 상기 스위치들의 접속점과 상기 접지 사이에 연결되는 그리고 상기 스위치들의 온/오프 동작에 따라서 충방전하는 커패시터 및, 이 커패시터 양단의 전압에 의해 트리거되어서 상기 동기 극성 로직 신호 발생부를 구비한다.According to one aspect of the present invention for achieving the above object, in a video system having a video signal processing circuit for processing video signals according to a synchronization signal of a predetermined polarity, the polarity of the synchronization signal input from the outside to the predetermined polarity A synchronization signal processing circuit for converting and providing the video signal processing circuit includes a synchronization polarity determination unit for determining the polarity of the input synchronization signal and generating a synchronization polarity logic signal indicating the polarity of the input synchronization signal, and the synchronization. And a synchronization output unit configured to output the synchronization signal of the predetermined polarity synchronized with the input synchronization signal in response to the polarity logic signal. The synchronous polarity discrimination unit is connected between a power supply and a ground and the first and second switches which are mutually exclusively turned on / off in response to the input synchronization signal, and are connected between a connection point of the switches and the ground. And a capacitor which charges and discharges according to the on / off operation of the switches, and the synchronous polarity logic signal generator that is triggered by a voltage across the capacitor.
이하 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명에 의한 비디오 시스템용 동기 신호 처리 회로(100)는 제2도에 도시한 바와 같이 동기 극성 판별부(10)와 동기 출력부(20)로 구성된다. 본 발명의 동기 신호 처리 회로(100)는 외부로부터 입력되는 동기 신호의 극성을 미리 정해진 극성으로 변환해서 비디오 신호 처리 회로(200)(예컨대, CRT 모니터의 편향 제어 회로, LCD 모니터의 LCD 패널 제어 회로 등)로 제공한다. 상기 비디오 신호 처리 회로(200)는 이 기술 분야에서 잘 알려져 있는 바와 같이, 상기 동기 신호 처리 회로(100)로부터 제공되는 소정 극성의 동기 신호에 따라서 R(Red), G(Green), B(Blue) 비디오 신호들(도시되지 않음)을 처리한다.The synchronization signal processing circuit 100 for a video system according to the present invention comprises a synchronization polarity determining unit 10 and a synchronization output unit 20 as shown in FIG. The synchronizing signal processing circuit 100 of the present invention converts the polarity of the synchronizing signal input from the outside into a predetermined polarity to convert the video signal processing circuit 200 (e.g., a deflection control circuit of a CRT monitor, an LCD panel control circuit of an LCD monitor). Etc.). The video signal processing circuit 200 is R (Red), G (Green), B (Blue) according to the synchronization signal of a predetermined polarity provided from the synchronization signal processing circuit 100, as is well known in the art. ) Process video signals (not shown).
동기 극성 판별부(10)는 하나의 커패시터를 구비하며, 입력되는 동기 신호의 듀티(Duty)와 상기 커패시터의 충방전을 이용하여 입력되는 동기 신호의 극성을 판별한다. 다시 말해, 상기 동기 극성 판별부(10)는 외부로부터 입력되는 동기 신호의 극성을 판별해서 상기 입력되는 동기 신호의 극성을 타나내는 동기 극성 로직 신호(PL)를 발생한다. 여기서, 동기 신호의 펄스 듀레이션(pulse duration)은 5μs이하, 즉 최대 5μs를 넘지 않도록 하는데, 수평 동기 신호의 펄스 듀레이션은 규격으로 정해져 있으며 각각의 모드에서 최대 5μs를 넘지 않는 것으로 가정한다.The sync polarity determining unit 10 includes one capacitor and determines the polarity of the input sync signal by using the duty of the input sync signal and the charge / discharge of the capacitor. In other words, the synchronization polarity determination unit 10 determines the polarity of the synchronization signal input from the outside and generates the synchronization polarity logic signal PL indicating the polarity of the input synchronization signal. Here, the pulse duration of the synchronization signal (pulse duration) is not more than 5μs, that is, the maximum 5μs, it is assumed that the pulse duration of the horizontal synchronization signal is defined by the standard and does not exceed the maximum 5μs in each mode.
동기 출력부(20)는 동기 극성 판별부(10)의 출력 즉, 동기 극성 로직 신호(PL)에 응답해서 입력되는 동기 신호에 동기된 미리 정해진 극성(정극성 또는 부극성)의 동기 신호를 출력한다.The synchronous output unit 20 outputs a synchronous signal of a predetermined polarity (positive or negative) synchronized with the output of the synchronous polarity determining unit 10, that is, a synchronous signal input in response to the synchronous polarity logic signal PL. do.
제2도에 도시한 바와 같은 본 발명에 의한 동기 신호 처리 회로의 세부 구성을 제3도을 참조하여 설명한다.The detailed configuration of the synchronization signal processing circuit according to the present invention as shown in FIG. 2 will be described with reference to FIG.
동기 극성 판별부(10)는 전원과 접지 사이에 직렬로 연결되는 그리고 입력되는 동기 신호(HSYNC)에 응답해서 상호 배타적으로 온/오프되는 스위치들로서 가능하는 PMOS 및 NMOS 트랜지스터들(MP1, MN1)(즉, CMOS 인버터)과, 상기 스위치들의 접속점(5)과 상기 접지 사이에 연결되는 그리고 상기 스위치들(MP1, MN1)의 온/오프 동작에 따라서 충방전하는 커패시터(C1) 및, 이 커패시터(C1) 양단의 전압에 따라서 동기 극성 로직 신호를 발생하는 상기 동기 극성 로직 신호(PL)을 발생하는 동기 극성 로직 신호 발생부(11,12)를 구비하고 있다. PMOS 트랜지스터(MP1)의 소오스는 저항(R1)을 통해 전원(Vcc)에 연결되고, 그것의 게이트에는 동기 신호(HSYNC)가 로우 레벨(Low Level)일 때 턴-온되고, 하이 레벨(High Level)일 때 턴-오프된다. NMOS 트랜지스터(MN1)의 드레인은 저항(R2)을 통해 PMOS 트랜지스터(MP1)의 드레인과 연결되고, 그것의 소오스는 접지된다. 상기 NMOS 트랜지스터(MN1)의 게이트에도 역시 동기신호(HSYNC)가 인가된다. 이 트랜지스터(MN1)는, PMOS 트랜지스터와는 반대로, 상기 동기 신호(HSYNC)가 하이 레벨일 때 턴-온되고, 로우 레벨일 때 턴-오프된다. 커패시터(C1)는 상기 두 트랜지스터들(MP1, MN1)의 접속점(5)과 접지 사이에 연결되어 있다. 여기서, 커패시터(C1)는 입력되는 동기 신호가 정극성인 경우 동기 신호(HSYNC)의 한 펄스 듀레이션 동안 즉, 최대 5μs 동안 인버터(11)의 한계 전압(Threshold Voltage) 이하로 방전되지 않도록 조정되고, 입력되는 동기 신호가 부극성인 경우 상기 펄스 듀레이션 동안, 즉 최대 5μs 동안 인버터(11)의 한계 전압이상으로 충전되지 않도록 조정된다. 또한, 트랜지스터들(MP1, MN1)의 접속점(5)에는 인버터들(11,12)가 순차로 연결된다. 이 인버터들(11,12)은 커패시터(C1) 양단의 전압에 따라서 동기 극성 로직 신호(PL)을 발생한다.The synchronizing polarity determining unit 10 is a PMOS and NMOS transistors MP1 and MN1 which are connected in series between a power supply and a ground and which are mutually exclusive on / off switches in response to an input synchronization signal HSYNC ( That is, a CMOS inverter, a capacitor C1 connected between the connection point 5 of the switches and the ground and charged / discharged according to the on / off operation of the switches MP1 and MN1, and the capacitor C1 Synchronous polarity logic signal generators 11 and 12 for generating the synchronous polarity logic signal PL for generating the synchronous polarity logic signal in accordance with the voltages at both ends thereof are provided. The source of the PMOS transistor MP1 is connected to the power supply Vcc through a resistor R1, and its gate is turned on when the synchronization signal HSYNC is at a low level, and has a high level. Is turned off. The drain of the NMOS transistor MN1 is connected to the drain of the PMOS transistor MP1 through a resistor R2, and its source is grounded. The synchronization signal HSYNC is also applied to the gate of the NMOS transistor MN1. In contrast to the PMOS transistor, the transistor MN1 is turned on when the synchronization signal HSYNC is at a high level, and is turned off when at a low level. The capacitor C1 is connected between the connection point 5 of the two transistors MP1 and MN1 and the ground. Here, the capacitor C1 is adjusted so as not to discharge below the threshold voltage of the inverter 11 for one pulse duration of the synchronization signal HSYNC, that is, up to 5 μs when the input synchronization signal is positive. If the synchronizing signal is negative, it is regulated so as not to be charged above the threshold voltage of the inverter 11 during the pulse duration, ie for up to 5 μs. In addition, inverters 11 and 12 are sequentially connected to the connection point 5 of the transistors MP1 and MN1. The inverters 11 and 12 generate the synchronous polarity logic signal PL according to the voltage across the capacitor C1.
동기 출력부(20)는 동기 극성 판별부(10)의 인버터(12)의 출력(PL)과 동기 신호(HSYNC)를 입력으로 배타적 논리합해서 부극성의 동기 신호를 출력하는 배타적 오아 게이트(21) 및, 배타적 오아 게이트(21)의 출력을 반전시켜 정극성 동기 신호를 출력하는 인버터(22)로 구성된다.The synchronizing output unit 20 exclusively ORs the output PL of the inverter 12 of the synchronizing polarity determining unit 10 and the synchronizing signal HSYNC as inputs to output a negative synchronizing signal 21. And an inverter 22 that inverts the output of the exclusive OR gate 21 and outputs a positive synchronous signal.
이와 같이 구성되는 본 발명에 의한 정부극성 동기 신호 처리 회로의 동작을 제4도를 참조하여 설명한다.The operation of the positive polarity synchronous signal processing circuit according to the present invention configured as described above will be described with reference to FIG.
동기 신호의 펄스 듀레이션은 규격으로 정해져 있어 본 발명에 의한 정부극성 동기 검출 회로에서는 그 펄스 듀레이션이 각각의 모드에서 최대 5μs를 넘지 않는 것을 전제로 하고 이를 이용하여 동기 신호의 극성을 판정하여 정극성 동기 신호를 출력하는데, 수평 동기 신호의 펄스 듀레이션이 최대 5μs이므로 이를 기준으로 설명한다.The pulse duration of the synchronization signal is defined in the specification. In the positive polarity synchronous detection circuit according to the present invention, it is assumed that the pulse duration does not exceed 5 μs in each mode. The signal output is output. The pulse duration of the horizontal synchronization signal is 5 μs at maximum, which will be described based on this.
수평 동기 신호(HSYNC)가 입력되면 PMOS 트랜지스터(MP1)와 NMOS 트랜지스터(MN1)가 온/오프(ON/OFF)로 스위칭되고 이에 따라 커패시터(C1)가 충전/방전된다.When the horizontal synchronizing signal HSYNC is input, the PMOS transistor MP1 and the NMOS transistor MN1 are switched on / off and the capacitor C1 is charged / discharged accordingly.
먼저 입력되는 수평 동기 신호가 정극성 수평 동기 신호인 경우를 설명한다.The case where the horizontal synchronization signal input first is a positive horizontal synchronization signal will be described.
제4도의 (a)에 도시한 바와 같이 입력되는 정극성 수평 동기 신호가 로우 레벨인 구간에서는 PMOS 트랜지스터(MP1)가 온되고 NMOS 트랜지스터(MN1)가 오프되어 인버터(11)로 입력되는 신호는 제4도(b)에 도시한 바와 같이 하이 레벨이 된다.As shown in (a) of FIG. 4, the PMOS transistor MP1 is turned on, the NMOS transistor MN1 is turned off, and the signal inputted to the inverter 11 is input in a period where the positive horizontal synchronization signal input is at a low level. As shown in Fig. 4B, the level is high.
또한, 제4도(a)에 도시한 바와 같이 입력되는 정극성 수평 동기 신호가 하이 레벨인 구간에서는 PMOS 트랜지스터(MP1)가 오프되고 NMOS 트랜지스터(MN1)가 온되어 커패시터(C1)에 충전된 전류가 NMOS 트랜지스터(MN1)를 통해 방전된다. 이때 방전 전류는 커패시터(C1)에 의해 적절히 조정되어 있는데, 최대 5μs 기간, 즉 동기 신호의 1 펄스 듀레이션 동안 인버터(11)의 한개 전압 이하로 방전되지 않도록 조정되어 있다.In addition, as shown in FIG. 4A, in the period in which the positive horizontal synchronization signal input is at a high level, the PMOS transistor MP1 is turned off and the NMOS transistor MN1 is turned on to charge the capacitor C1. Is discharged through the NMOS transistor MN1. At this time, the discharge current is properly adjusted by the capacitor C1, but is adjusted so as not to discharge below one voltage of the inverter 11 for a maximum of 5 s period, that is, one pulse duration of the synchronization signal.
따라서, 입력되는 수평 동기 신호(HSYNC)가 정극성의 신호인 경우 인버터(11)로 입력되는 신호 즉, 커패시터(C1) 양단의 전압은 제4도의 (b)에 도시한 바와 같이 항상 하이 레벨 상태를 유지하게 되고 인버터(11)의 출력은 제4도의 (c)에 도시한 바와 같이 항상 로우 레벨 상태로 유지된다.Therefore, when the horizontal synchronizing signal HSYNC is a positive polarity signal, the signal input to the inverter 11, that is, the voltage across the capacitor C1, is always in a high level state as shown in (b) of FIG. And the output of the inverter 11 is always kept at a low level as shown in Fig. 4C.
다음으로 입력되는 수평 동기 신호가 부극성 수평 동기 신호인 경우를 설명한다.Next, the case where the input horizontal synchronization signal is a negative horizontal synchronization signal will be described.
제4도의 (d)에 도시한 바와 같이 입력되는 부극성 수평 동기 신호가 하이 레벨인 구간에서는 PMOS 트랜지스터(MP1)가 오프되고 NMOS 트랜지스터(MN1)가 온되어 인버터(11)로 입력되는 신호는 제4도의 (e)에 도시한 바와 같이 로우 레벨로 된다.As shown in (d) of FIG. 4, the PMOS transistor MP1 is turned off, the NMOS transistor MN1 is turned on, and the signal input to the inverter 11 is input in a period where the negative horizontal synchronization signal input is at a high level. As shown in Fig. 4E, the low level is reached.
또한, 제4도의 (d)에 도시한 바와 같이 입력되는 부극성 수평 동기 신호가 로우 레벨인 구간에서는 PMOS 트랜지스터(MP1)가 온되고 NMOS 트랜지스터(MN1)가 오프되어 PMOS 트랜지스터(MP1)를 통해 흐르는 전류가 커패시터(C1)에 충전된다. 이때 충전 전류를 커패시터(C1)에 따라 적절히 조정하면 최대 5μs 기간, 즉 동기 신호의 1 펄스 듀레이션 동안 인버터(11)의 한계 전압 이상으로 충전되지 않게 된다.In addition, as shown in FIG. 4D, in the period where the negative horizontal synchronization signal input is at a low level, the PMOS transistor MP1 is turned on and the NMOS transistor MN1 is turned off to flow through the PMOS transistor MP1. Current is charged in capacitor C1. At this time, if the charging current is properly adjusted according to the capacitor C1, the charging current is not charged above the limit voltage of the inverter 11 for a maximum period of 5 s, that is, one pulse duration of the synchronization signal.
따라서 입력되는 수평 동기 신호가 부극성의 신호인 경우 인버터(11)로 입력되는 신호 즉, 커패시터(C1) 양단의 전압은 제4도의 (e)에 도시한 바와 같이 항상 로우 레벨 상태로 유지되고, 인버터(11)의 출력은 제4도의 (f)에 도시한 바와 같이 항상 하이 레벨 상태로 유지된다.Therefore, when the horizontal synchronization signal input is a negative signal, the signal input to the inverter 11, that is, the voltage across the capacitor C1, is always kept at a low level as shown in (e) of FIG. The output of the inverter 11 is always kept at a high level as shown in FIG. 4 (f).
이와 같이 인버터(11)로부터 출력되는 신호는 다시 인버터(12)에서 반전되어서 출력된다. 다시 말해, 인버터(12)의 출력 즉, 동기 극성 로직 신호(PL)는 정극성 수평 동기 신호가 입력되는 경우에는 하이 레벨 상태가 되고 부극성의 동기 신호가 입력되는 경우에는 로우 레벨 상태로 된다. 상기 인버터(12)의 출력 신호(PL)는 수평 동기 신호(HSYNC)와 함께 배타적 오아 게이트(21)로 제공된다. 배타적 오아 게이트(21)의 출력은 인버터(22)에서 반전되어 최종적으로 정극성의 동기 신호로서 출력된다.In this way, the signal output from the inverter 11 is again inverted by the inverter 12 and output. In other words, the output of the inverter 12, i.e., the synchronous polarity logic signal PL, becomes a high level when a positive horizontal synchronization signal is input, and a low level state when a negative synchronization signal is input. The output signal PL of the inverter 12 is provided to the exclusive OR gate 21 together with the horizontal synchronizing signal HSYNC. The output of the exclusive OR gate 21 is inverted in the inverter 22 and finally output as a positive synchronization signal.
이상과 같이, 입력되는 수평 동기 신호의 극성에 상관없이 배타적 오아 게이트(21)는 제4도의 (g)에 도시한 바와 같이 항상 부극성의 동기 신호를 출력한다. 제4도의 (g)에 도시한 바와 같이 출력되는 배타적 오아 게이트(21)의 출력은 인버터(22)에서 반전되어 제4도의 (h)에 도시한 바와 같이 항상 정극성의 동기 신호로서 출력된다.As described above, the exclusive OR gate 21 always outputs a negative sync signal as shown in Fig. 4G, regardless of the polarity of the input horizontal sync signal. The output of the exclusive OR gate 21 output as shown in (g) of FIG. 4 is inverted by the inverter 22 and always output as a positive synchronization signal as shown in (h) of FIG.
한편, 동기 신호 처리 과정에서 부극성의 동기 신호를 요구하는 경우에는 배타적 오아 게이트(21)의 출력을 그대로 출력하거나 인버터(22)의 출력을 반전시켜 출력하면 된다.On the other hand, when a negative sync signal is required in the sync signal processing, the output of the exclusive OR gate 21 may be output as it is or the output of the inverter 22 may be inverted.
이상에서 설명한 바와 같이 본 발명에 의한 동기 신호 처리 회로는 커패시터의 충방전을 이용한 간단한 구성을 가지면서도, 입력되는 동기 신호의 극성에 상관없이 언제든지 필요한 극성의 동기 신호를 제공할 수 있다.As described above, the synchronization signal processing circuit according to the present invention can provide a synchronization signal having a necessary polarity at any time regardless of the polarity of the input synchronization signal while having a simple configuration using charging and discharging of a capacitor.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950033633A KR0159813B1 (en) | 1995-10-02 | 1995-10-02 | A synchronous signal processing circuit of video system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950033633A KR0159813B1 (en) | 1995-10-02 | 1995-10-02 | A synchronous signal processing circuit of video system |
Publications (2)
| Publication Number | Publication Date |
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| KR970022907A KR970022907A (en) | 1997-05-30 |
| KR0159813B1 true KR0159813B1 (en) | 1999-03-20 |
Family
ID=19429012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950033633A KR0159813B1 (en) | 1995-10-02 | 1995-10-02 | A synchronous signal processing circuit of video system |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0159813B1 (en) |
-
1995
- 1995-10-02 KR KR1019950033633A patent/KR0159813B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970022907A (en) | 1997-05-30 |
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