KR930005610B1 - Burst gate pulse circuit - Google Patents

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KR930005610B1 KR1019900014629A KR900014629A KR930005610B1 KR 930005610 B1 KR930005610 B1 KR 930005610B1 KR 1019900014629 A KR1019900014629 A KR 1019900014629A KR 900014629 A KR900014629 A KR 900014629A KR 930005610 B1 KR930005610 B1 KR 930005610B1
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전병환
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김광호
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Abstract

The circuit for generating burst gate pulses by using only horizontal sync. signals comprises a latch (10) for latching a horizontal sync. signal (H-SYNC) and a burst control signal, a first combination unit (20) for combining the latch (10) output with the sync. signal (H-SYNC) to output a switching control signal (SCP), a second combination unit (30) for combining the inverted signal of the latch with the signal (H-SYNC) to output a burst gate pulse (BGP), a first switching unit (40) driven by the signal (SCP), a pulse width control unit (50) for controlling the output voltage according to the unit (40), a voltage comparator (60) for comparing the output voltage with a reference voltage, and a second switching unit (70) driven by the comparator (60) output to output the burst control signal (BCP)>

Description

버스트게이트 펄스 발생회로Burstgate Pulse Generator Circuit

제1도는 이 발명에 따른 버스트게이트 펄스 발생회로도.1 is a burst gate pulse generating circuit diagram according to the present invention.

제2도는 이 발명에 따른 버스트게이트 펄스 발생회로의 주요부분 파형도이다.2 is a waveform diagram of the principal part of the burst gate pulse generating circuit according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 래치부 20 : 제1조합부10 latch portion 20 first combination portion

30 : 제2조합부 40 : 제1스위칭부30: second combination unit 40: first switching unit

50 : 펄스폭제어부 60 : 전압비교부50: pulse width control unit 60: voltage comparison unit

70 : 제2스위칭부 NG1~NG4 : 낸드게이트70: second switching unit NG1 ~ NG4: NAND gate

I1~I2 : 인버터 Q1,Q2 : 트랜지스터I1 ~ I2: Inverter Q1, Q2: Transistor

M1~M3 : MOS 트랜지스터 C1 : 콘덴서M1 to M3: MOS transistor C1: condenser

이 발명은, 비디오신호의 색신호 처리장치에 관한 것으로서, 더욱 상세하게는, 컬러 버스트 신호(Color Burst)신호를 검출하는 버스트 게이트 펄스를 수평동기 신호만을 이용하여 출력시킬 수 있는 버스트 게이트 펄스 발생 회로에 관한 것이다.The present invention relates to a color signal processing apparatus for a video signal, and more particularly, to a burst gate pulse generation circuit capable of outputting a burst gate pulse for detecting a color burst signal using only a horizontal synchronization signal. It is about.

컬러텔레비젼, 비데오등에서는 입력되는 비데오 신호에서 색신호처리를 하기 위해서는, 컬러버스트 신호만을 검출할 필요가 있으며, 이러한 버스트신호를 검출하기 위해서, 비데오신호중 버스트 신호구간만을 검출하기 위한 버스트게이트 펄스를 발생시켜 사용하게 된다.In color television and video, it is necessary to detect only the color burst signal in order to process the color signal from the input video signal.In order to detect such a burst signal, a burst gate pulse is generated to detect only the burst signal section of the video signal. Will be used.

종래에는 이러한 버스트게이트 펄스를 발생시키기 위해서, 수평동기신호를 시발점으로 고주파수의 시스템클럭을 사용하여, 일정 시간을 카운트하여, 이에 해당하는 펄스를 발생시켜, 버스트게이트 펄스로 사용하여 왔다.Conventionally, in order to generate such a burst gate pulse, a horizontal clock signal is used as a starting point, a high frequency system clock is counted, a predetermined time is generated, and a corresponding pulse is generated and used as a burst gate pulse.

그러나 이와같은 종래의 버스트게이트 펄스발생회로는, 고주파수의 클럭을 사용하는 카운터등을 사용하여야 하므로, 그 구성이 복잡하여 소형, 경량화 할 수 없다는 문제점과, 버스트게이트 펄스의 펄스폭이 항상 일정하여, 시스템 방식이 상이한 텔레비젼등에서는 상호호환성에 문제가 있었다.However, such a conventional burst gate pulse generation circuit has to use a counter or the like using a high frequency clock. Therefore, the configuration of the burst gate pulse generation circuit is complicated and the size and weight of the burst gate pulse are always constant. There was a problem in interoperability in televisions with different system methods.

이 발명은 이러한 문제점을 해결하기 위한 것으로서, 이 발명의 목적은, 수평동기 신호에 따라 출력전압을 제거하는 펄스폭제어수단의 출력을 기준전압과 비교하여, 비교된 신호를 수평동기신호와 조합하여 버스트게이트 펄스를 발생하게 함으로서, 그 구성이 간단한 한편, 펄스폭 제어수단을 제어함으로서, 버스트게이트 펄스의 펄스폭을 변화시킬 수 있는 버스트게이트 펄스 발생회로를 제공하는데 있다.The present invention has been made to solve such a problem, and an object of the present invention is to compare an output of a pulse width control means for removing an output voltage according to a horizontal synchronous signal with a reference voltage, and combine the compared signal with a horizontal synchronous signal. The present invention provides a burst gate pulse generating circuit capable of changing the pulse width of a burst gate pulse by controlling the pulse width control means by generating a burst gate pulse.

이러한 목적을 달성하기 위한 이 발명의 특징은, 입력되는 수평동기신호 및 버스트 제어신호를 래치하는 래치부와, 상기 래치부에 연결되어, 상기 래치부의 출력을 상기 수평동기 신호와 조합하여 스위칭 제어신호를 출력하는 제1조합부와, 상기 래치부에 연결되어, 상기 래치부의 반전된 신호를 상기 수평동기 신호에 조합하여 버스트게이트 펄스를 출력하는 제2조합부와, 로 이루어지는 버스트펄스 출력회로와 ; 상기 버스트펄스 출력회로에 연결되어 스위칭제어 신호에 따라 구동하는 제1스위칭부와, 상기 스위칭부에 연결되어 상기 스위칭부의 구동에 따라 출력전압을 제어하는 펄스폭 제어수단과, 상기 펄스폭 제어수단에 연결되어, 상기 펄스폭 제어수단의 출력전압을 기준전압에 비교하여 구동하는 전압 비교부와, 상기 전압비교부에 연결되어, 상기 전압 비교부의 출력에 따라 구동하여, 버스트 제어신호를 출력하는 제2스위칭부와, 로 이루어지는 스위칭회로와, 로 구성되는 버스트게이트 펄스 발생회로에 있다.A feature of the present invention for achieving this object is a latch portion for latching an input horizontal synchronous signal and a burst control signal, and connected to the latch portion, combining the output of the latch portion with the horizontal synchronous signal switching control signal. A burst pulse output circuit comprising: a first combination section for outputting a second combination section, coupled to the latch section, for outputting a burst gate pulse by combining the inverted signal of the latch section with the horizontal synchronization signal; A first switching unit connected to the burst pulse output circuit to drive according to a switching control signal, pulse width control means connected to the switching unit to control an output voltage according to driving of the switching unit, and to the pulse width control means. A second switching unit connected to the voltage comparing unit to drive the output voltage of the pulse width control unit to a reference voltage and connected to the voltage comparing unit to drive the output unit according to the output of the voltage comparing unit to output a burst control signal; And a switching circuit composed of a negative portion, and a burst gate pulse generating circuit composed of a portion.

이하, 이 발명의 실시예를 첨부된 도면에 따라 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제1도는 이 발명에 따른 버스트게이트 펄스 발생회로도로서, 버스트 펄스 출력회로(100)와 스위칭회로(200)로 이루어지며, 상기 버스트 펄스 발생회로(100)는 래치부(10), 제1조합부(20), 제2조합부로 이루어지고, 상기 스위칭회로(200)는 제1스위칭부(40), 펄스폭제어부(50), 비교부(60)및 제2스위칭부(70)로 이루어진다.FIG. 1 is a burst gate pulse generation circuit diagram according to the present invention, which includes a burst pulse output circuit 100 and a switching circuit 200. The burst pulse generation circuit 100 includes a latch unit 10 and a first combination unit. 20, the second combination unit, and the switching circuit 200 is composed of a first switching unit 40, a pulse width control unit 50, a comparison unit 60 and a second switching unit 70.

이를 더욱 구체적으로 설명하면 다음과 같다.This will be described in more detail as follows.

즉, 입력되는 수평동기 신호(H-SYNC) 및 버스트 제어신(BCP)를 래치하는 래치부(10)는 상기 수평동기신호(H-SYNC)가 낸드게이트(N62)에 인가되도록 하고, 상기 스위칭회로(200)에서 인가되는 버스트제어신호(BCP)는 인버터(I1)에서 반전되도록 한다.That is, the latch unit 10 for latching the input horizontal synchronization signal H-SYNC and the burst control scene BCP causes the horizontal synchronization signal H-SYNC to be applied to the NAND gate N62, and the switching is performed. The burst control signal BCP applied from the circuit 200 is inverted in the inverter I1.

그리고 래치부(10)는 상기 인버터(I1)를 낸드게이트(NG1)에 연결하고 상기 낸드게이트(NG1),(NG2)들을 상호 래치되도록 연결한다.The latch unit 10 connects the inverter I1 to the NAND gate NG1 and connects the NAND gates NG1 and NG2 to be latched with each other.

그리고, 상기 제1조합부(20)는 상기 래치부(10)의 낸드게이트(N62)출력 및 상기 수평동기 신호(H-SYNC)가 낸드게이트(NG3)에서 조합되어 스위칭 제어신호(SCP)를 출력하도록 한다.The first combination unit 20 combines the NAND gate output of the latch unit 10 and the horizontal synchronization signal H-SYNC at the NAND gate NG3 to convert the switching control signal SCP. To print.

그리고, 상기 제2조합부(30)는 상기 래치부(10)에 이루어진 낸드게이트(NG1)의 출력이 인버터(I1)에서 반전되고, 상기 인버터(I1)의 출력 및 상기 수평동기 신호(H-SYNC)가 낸드게이트(NG4)에서 조합되어 버스트게이트펄스(BGP)로 출력되도록 이루어진다.In addition, the output of the NAND gate NG1 of the latch unit 10 is inverted in the inverter I1, and the output of the inverter I1 and the horizontal synchronous signal H− SYNC) is combined at the NAND gate NG4 to be output as the burst gate pulse BGP.

그리고, 상기 버스트펄스 출력회로(100)에 연결되어, 상기 스위칭제어신호(SCP)에 따라 구동하는 제1스위칭부(40)는 상기 제1조합부(20)의 낸드게이트(NG3)에 스위칭용 N-MOS 트랜지스터(M1)를 연결한다.The first switching unit 40 connected to the burst pulse output circuit 100 and driven according to the switching control signal SCP is used for switching to the NAND gate NG3 of the first combination unit 20. The N-MOS transistor M1 is connected.

이때, 상기 제1스위칭부(40)의 NMOS 트랜지스터(M1)에 저항(R1)및 콘덴서(C1)를 연결하여 구성하는 펄스폭 제어부(50)를 연결하여, 상기 N-MOS 트랜지스터(N1)의 드레인측 전위가, 상기 콘덴서(C1)의 충, 방전작용에 따라 제어되도록 한다.In this case, the pulse width controller 50 formed by connecting the resistor R1 and the capacitor C1 to the NMOS transistor M1 of the first switching unit 40 is connected to the N-MOS transistor N1. The drain side potential is controlled in accordance with the charging and discharging action of the capacitor C1.

그리고, 상기 펄스폭제어부(50)에 연결되어, 상기 펄스폭제어부(50)의 출력전압을 기준전압에 비교하는 전압비교부(60)는 상기 펄스폭제어부(50)에 이루어진 컨덴서(C1)에 전압비교용 트랜지스터(Q1)를 연결하고 상기 트랜지스터(Q1)에 전압분배용저항(R2),(R3)에 연결되는 전압비교용 트랜지스터(Q2)를 연결한다. 그리고 전압비교부(60)는 상기 트랜지스터(Q2)에 다이오드로 작용하는 P-MOS 트랜지스터(M2)를 연결하여, 상기 트랜지스터(Q2)의 구동시 상기P-MOS 트랜지스터(M2)를 통하여 전류가 공급되도록 한다.In addition, the voltage comparator 60 connected to the pulse width controller 50 to compare the output voltage of the pulse width controller 50 to a reference voltage has a voltage at the capacitor C1 formed in the pulse width controller 50. A comparison transistor Q1 is connected and a voltage comparison transistor Q2 connected to voltage distribution resistors R2 and R3 is connected to the transistor Q1. In addition, the voltage comparing unit 60 connects the P-MOS transistor M2 acting as a diode to the transistor Q2 so that a current is supplied through the P-MOS transistor M2 when the transistor Q2 is driven. do.

그리고, 상기 전압비교부(60)에 연결되어, 상기 전압비교부(60)의 출력에 따라 구동하여, 버스트 제어신호(BCP)를 출력하는 제2스위칭부(70)는 상기 트랜지스터(Q2)에 스위칭용 P-MOS트랜지스터(M3)를 연결하여 상기 트랜지스터(Q2)의 구동시, 상기 P-MOS트랜지스터(M3)가 구동하도록 한다.The second switching unit 70 connected to the voltage comparing unit 60 and driven according to the output of the voltage comparing unit 60 to output a burst control signal BCP is used for switching to the transistor Q2. The P-MOS transistor M3 is connected to drive the P-MOS transistor M3 when the transistor Q2 is driven.

그리고, 제2스위칭부(70)는 상기 P-MOS트랜지스터(M3)에 스위칭용 트랜지스터(Q3)를 연결하여, 상기 P-MOS 트랜지스터(M3)가 구동에 따른 버스트 제어신호(BCP)를 출력하도록 한다.The second switching unit 70 connects the switching transistor Q3 to the P-MOS transistor M3 so that the P-MOS transistor M3 outputs a burst control signal BCP according to driving. do.

이와같이 이루어진 이 발명에 따른 버스트게이트 펄스 발생회로는 제2도와 같이 로우레벨의 수평동기신호(H-SYNC)가 상기 래치부(10)의 낸드게이트(NG2)에 인가되면, 상기 낸드게이트(NG2)는 상기 낸드게이트(NG1)의 출력에 관계없이 하이레벨을 출력하게 된다. 그리고, 이러한 하이레벨의 낸드게이트(NG2) 출력은, 상기 로우레벨의 수평동기신호(H-SYNC)와, 다시 낸드게이트(NG3)에서 조합되므로 상기 낸드게이트(NG3)는 제2도와 같이 하이레벨의 스위칭 제어신호(SCP)를 출력하게 된다.In the burst gate pulse generation circuit according to the present invention, when the low level horizontal synchronization signal H-SYNC is applied to the NAND gate NG2 of the latch unit 10, as shown in FIG. 2, the NAND gate NG2 is applied. Outputs a high level regardless of the output of the NAND gate NG1. Since the high level NAND gate NG2 output is combined with the low level horizontal synchronization signal H-SYNC and the NAND gate NG3 again, the NAND gate NG3 has a high level as shown in FIG. Outputs a switching control signal (SCP).

이때, 상기 제2조합부(30)는, 상기 로우레벨의 수평동기신호(H-SYNC)가 상기 낸드게이트(NG4)에서, 조합되므로 상기 낸드게이트(NG4)는 상기 래치부(10)의 출력과 관계없이, 도시한 바와같이 하이레벨의 버스트게이트 펄스(BGP)를 출력하게 된다.In this case, since the low level horizontal synchronization signal H-SYNC is combined at the NAND gate NG4, the second combination unit 30 outputs the output of the latch unit 10. Irrespective of this, a high level burst gate pulse BGP is output as shown.

그리고, 상기 제1조합부(20)의 출력을 입력으로하는 상기 제1스위칭부(40)는 상기 스위칭 제어신호(SCP)가 하이레벨 상태이므로 상기 N-MOS트랜지스터(M1)가 구동하여, 접점(P1)의 전위는 도시된 바와같이 로우레벨 상태가 된다.In addition, since the switching control signal SCP is in a high level state, the N-MOS transistor M1 is driven by the first switching unit 40 which receives the output of the first combination unit 20. The potential of (P1) becomes a low level state as shown.

이때, 상기 전압 비교부(50)의 트랜지스터(Q2)에는 전압분배용 저항(R2),(R3)에 의한 일정레벨의 전위가 인가되는 상태이므로, 접점(P2)의 전위는 상기 접점(P1)위 전위보다 상대적으로 높아 상기 트랜지스터(Q2)는 구동되며, 이에따라, 상기 제2스위칭부(70)에 이루어지는 P-MOS 트랜지스터(M3)의 게이트전위가 하강하여, P-MOS트랜지스터(M3)를 온되게 한다.At this time, since a potential of a constant level is applied to the transistor Q2 of the voltage comparing unit 50 by the voltage distribution resistors R2 and R3, the potential of the contact point P2 is the contact point P1. The transistor Q2 is driven relatively higher than the above potential, and accordingly, the gate potential of the P-MOS transistor M3 formed in the second switching unit 70 drops to turn on the P-MOS transistor M3. To be.

그리고, 상기 P-MOS트랜지스터(M3)가 구동함에 따라서, 상기 트랜지스터(Q3)는 구동하여 접점(P3)은 로우레벨의 버스트제어신호(BCP)를 출력한다.As the P-MOS transistor M3 is driven, the transistor Q3 is driven so that the contact point P3 outputs a low level burst control signal BCP.

그리고, 이러한 접점(P3)의 로우레벨의 버스트제어신호(BCP)는 상기 래치부(10)의 인버터(I1)에 의해 하이레벨로 반전되어, 상기 낸드게이트(NG1)에 인가하여, 상기 낸드게이트(NG1)는 상기 낸드게이트(NG2)의 하이레벨 출력과, 상기 인버터(I1)의 하이레벨 출력을 조합하여 로우레벨을 출력하게 된다.The low level burst control signal BCP of the contact point P3 is inverted to a high level by the inverter I1 of the latch unit 10 and applied to the NAND gate NG1, thereby applying the NAND gate. NG1 outputs a low level by combining the high level output of the NAND gate NG2 and the high level output of the inverter I1.

그리고, 이러한 낸드게이트(NG1)의 출력은 상기 인버터(I2)에 의하여 반전되므로 상기 인버터(I2)는 도시한 바와같이 하이레벨을 출력하게 된다.Since the output of the NAND gate NG1 is inverted by the inverter I2, the inverter I2 outputs a high level as shown.

이때, 상기 인버터(I2)의 출력은 상기 낸드게이트(NG4)에 인가되나, 상기 낸드게이트(NG4)는 상기한 바와같이, 로우레벨의 수평동기신호(H-SYNC)를 입력하므로 상기 낸드게이트(NG4)는 도시한 하이레벨의 버스트게이트 펄스(BGP)를 출력하는 것이다.At this time, the output of the inverter I2 is applied to the NAND gate NG4, but the NAND gate NG4 inputs the low level horizontal synchronization signal H-SYNC as described above, so that the NAND gate ( NG4 outputs the high level burst gate pulse BGP.

그러나, 상기 수평동기 신호(H-SYNC)의 주기가 종료되고, 하이레벨상태로 버스트신호가 인가되는 시간(T2)이 되면, 상기 래치부(10)의 낸드게이트(NG2)는, 상기 낸드게이트(NG1)의 로우레벨 신호를 조합하여, 하이레벨을 출력하고, 이러한 하이레벨 신호는 상기 낸드게이트(NG3)에서, 상기 하이레벨의 버스트신호와 조합되어, 상기 낸드게이트(NG3)는 도시한 바와같이 로우레벨의 스위칭 제어신호(SCP)를 출력한다.However, when the period of the horizontal synchronization signal H-SYNC is completed and the time T2 at which the burst signal is applied in the high level state is reached, the NAND gate NG2 of the latch unit 10 becomes the NAND gate. The low level signal of NG1 is combined to output a high level, and the high level signal is combined with the high level burst signal in the NAND gate NG3, and the NAND gate NG3 is shown in FIG. Likewise, the low level switching control signal SCP is output.

그리고, 상기 래치부(10)의 낸드게이트(NG1)는 상기 낸드게이트(NG1)의 하이레벨 신호와 상기 인버터(I1)의 하이레벨 신호를 조합하여 로우레벨을 출력하고, 이러한 로우레벨 신호는, 인버터(I2)에 의하여, 반전되므로 상기 인버터(I2)는 도시한 바와같이 하이레벨을 출력하며 따라서, 상기 낸드게이트(NG4)는 상기 인버터(I2)의 하이레벨 출력과, 상기 하이레벨의 버스트 신호를 조합하여, 하이레벨의 버스트게이트 신호(BGP)를 출력한다.The NAND gate NG1 of the latch unit 10 outputs a low level by combining a high level signal of the NAND gate NG1 and a high level signal of the inverter I1. Since the inverter I2 is inverted, the inverter I2 outputs a high level as shown, so that the NAND gate NG4 outputs the high level of the inverter I2 and the burst signal of the high level. Is combined to output a high level burst gate signal BGP.

이때, 상기 제1조합부(20)에서 출력되는 로우레벨의 스위칭제어신호(SCP)에 의하여, 제1스위칭부(40)의 N-MOS트랜지스터(M1)는 오프상태가 되고, 따라서, 상기 콘덴서(C1)는 시간(t2)부터 충전을 시작하므로, 접점(P1)의 전위는 상기 콘덴서(C1)의 용량에 따라 증가하기 시작한다.At this time, the N-MOS transistor M1 of the first switching unit 40 is turned off by the low level switching control signal SCP output from the first combining unit 20. Since C1 starts charging from time t2, the potential of the contact point P1 starts to increase with the capacity of the capacitor C1.

그리고, 상기 접점(P1)의 전위가 증가하여, 상기 접점(P2)의 전위보다 높게 되는 시간(t3)에는 상기 트랜지스터(Q1)가 온되고, 상기 트랜지스터(Q2)가 오프상태이므로, 상기 P-MOS 트랜지스터(M3)는 오프상태가 된다.The transistor Q1 is turned on and the transistor Q2 is turned off at a time t3 at which the potential of the contact point P1 increases and becomes higher than the potential of the contact point P2. The MOS transistor M3 is turned off.

그리고, 상기 P-MOS트랜지스터(M3)가 오프됨에 따라서, 상기 트랜지스터(Q3)는 구동이 정지되어 접점(P3)의 전위를 상승하게 함으로써, 상기 접점은 하이레벨의 버스트 제어신호(BCP)를 출력하게 된다.As the P-MOS transistor M3 is turned off, the transistor Q3 stops driving to raise the potential of the contact point P3, whereby the contact outputs a high level burst control signal BCP. Done.

그리고, 이러한 하이레벨의 버스트제어신호(BCP)는 인버터(I1)에 의하여 반전되어, 상기 낸드게이트(NG1)에 인가함으로써, 상기 낸드게이트(NG1)는 상기 낸드게이트(NG2)의 하이레벨 신호와 상기 인버터(I1)의 로우레벨 신호를 조합하여 신호를 출력하게 된다.The high level burst control signal BCP is inverted by the inverter I1 and applied to the NAND gate NG1 so that the NAND gate NG1 is connected to the high level signal of the NAND gate NG2. The low level signal of the inverter I1 is combined to output a signal.

그리고, 상기 낸드게이트(NG1)의 하이레벨 신호를 입력한 상기 인버터(I2)는 하이레벨신호를 반전하여 도시한 바와같이 로우레벨을 출력하게 된다. 그리고 이러한 로우레벨 신호는 상기 낸드게이트(NG4)에서 하이레벨의 버스트신호 구간과 조합되므로 상기 낸드게이트(NG4)는 도시한 바와같이 하이레벨의 버스트게이트신호(BGP)를 출력한다.The inverter I2 which inputs the high level signal of the NAND gate NG1 inverts the high level signal and outputs a low level as shown. Since the low level signal is combined with the high level burst signal section in the NAND gate NG4, the NAND gate NG4 outputs the high level burst gate signal BGP as shown.

따라서, 상기 버스트 게이트 신호(BGP)는 상기 콘덴서(C1)의 충전에 따라 상기 접점(P1)이 상기 접점(P2)의 전위보다 높아질때까지 로우레벨 상태에 있게 되며, 이러한 로우레벨 상태를 이용하여, 상기 버스트 신호를 검출할 수 있게 된다.Accordingly, the burst gate signal BGP is in a low level state until the contact point P1 becomes higher than the potential of the contact point P2 according to the charging of the capacitor C1. The burst signal can be detected.

이때, 상기 낸드게이트(NG2)는 상기 낸드게이트(NG1)의 출력이 하이레벨로 변환되었으므로, 상기 하이레벨의 버스트 신호 구간과 조합하여, 로우레벨을 출력하게 되고, 이러한 로우레벨신호는, 상기 낸드게이트(NG3)에서 상기 하이레벨의 버스트신호 구간과 조합되어 상기 낸드게이트(NG3)는 하이레벨의 스위칭 제어신호(SCP)를 출력하게 된다.In this case, since the output of the NAND gate NG1 is converted to a high level, the NAND gate NG2 outputs a low level in combination with the burst signal section of the high level, and the low level signal is the NAND. The NAND gate NG3 outputs a high level switching control signal SCP in combination with the high level burst signal section at the gate NG3.

이와같이 이 발명은, 상기 수평동기 신호를 이용하여, 상기 콘덴서의 충방전 시간을 조정함으로써, 버스트 제어신호를 발생시키고, 이러한 버스트 제어신호를 상기 수평동기 신호와 조합하여 버스트게이트 펄스를 발생함으로써, 회로의 구성이 간단하여 소형, 경량화할 수 있는 효과가 있으며, 특히, 상기 콘덴서의 용량을 변화시킴에 따라서, 상기 버스트신호를 검출할 수 있는 버스트게이트 펄스 구간을 변화시킬 수 있어, 버스트신호의 검출기간이 상이한 여러장치에도, 간단하게 콘덴서를 바꾸어 사용하므로, 이용할 수 있는 효과가 있다.As described above, the present invention generates a burst control signal by adjusting the charge / discharge time of the capacitor by using the horizontal synchronization signal, and generates a burst gate pulse by combining the burst control signal with the horizontal synchronization signal. Since the structure of the circuit is simple, there is an effect that the size and weight can be reduced. In particular, as the capacitance of the capacitor is changed, the burst gate pulse section capable of detecting the burst signal can be changed, so that the burst signal detection period can be achieved. In these different devices, the capacitors can be used simply by changing the capacitor.

Claims (8)

입력되는 수평동기 신호(H-SYNC)및 버스트 제어신호(BCP)를 래치하는 래치부(10)와, 상기 래치부(10)에 연결되어, 상기 래치부(10)의 출력을 상기 수평동기 신호(H-SYNC)와 조합하여 스위칭제어 신호(SCP)를 출력하는 제1조합부(20)와, 상기 래치부(10)에 연결되어, 상기 래치부(10)의 반전된 신호를 상기 수평동기신호(H-SYNC)에 조합하여 버스트 게이트 펄스(BGP)를 출력하는 제2조합부(30)와, 로 이루어지는 버스트 펄스 출력회로(100)와, 상기 버스트 펄스 출력회로(100)에 연결되어, 상기 스위칭 제어신호(SCP)에 따라 구동하는 제1스위칭부(40)와, 상기 스위칭부(40)에 연결되어, 상기 스위칭부(40)의 구동에 따라, 출력전압을 제어하는 펄스폭 제어수단과, 상기 펄스폭 제어수단에 연결되어, 상기 펄스폭 제어수단의 출력전압을 기준전압에 비교하여 구동하는 전압비교부(60)와, 상기 전압비교부(60)에 연결되어, 상기 전압비교부(60)의 출력에 따라 구동하여 버스트제어신호(BCP)를 출력하는 제2스위칭부(70)와, 로 이루어지는 스위칭회로(200)와, 로 구성되는 것을 특징으로하는 버스트게이트 펄스 발생회로.A latch unit 10 for latching an input horizontal sync signal H-SYNC and a burst control signal BCP, and connected to the latch unit 10 to output an output of the latch unit 10 to the horizontal sync signal; A first combination unit 20 which outputs a switching control signal SCP in combination with (H-SYNC), and is connected to the latch unit 10 to convert the inverted signal of the latch unit 10 into the horizontal synchronization unit; A second combination unit 30 for outputting a burst gate pulse BGP in combination with the signal H-SYNC, a burst pulse output circuit 100 consisting of the burst pulse output circuit 100, A pulse width control means connected to the first switching unit 40 and the switching unit 40 to drive the switching control signal SCP and controlling the output voltage according to the driving of the switching unit 40. And a voltage comparator 60 connected to the pulse width control means for driving the output voltage of the pulse width control means in comparison with a reference voltage. A second switching unit 70 connected to the voltage comparing unit 60 to drive according to the output of the voltage comparing unit 60 and outputting a burst control signal BCP; Burstgate pulse generation circuit, characterized in that consisting of. 제1항에 있어서, 상기 래치부(10)는, 입력되는 버스트제어신호(BCP)를 반전시기는 인버터(I1)와, 상기 인버터(I1)의 출력 및 입력되는 수평동기 신호(H-SYNC)를 래치하는 낸드게이트(NG1),(NG2)와, 로 구성된버스트 게이트 펄스 발생회로.The inverter 10 of claim 1, wherein the latch unit 10 includes an inverter I1 for inverting an input burst control signal BCP and an output and input horizontal synchronization signal H-SYNC of the inverter I1. And a burst gate pulse generation circuit comprising: NAND gates NG1 and NG2 for latching the shunt. 제1항에 있어서, 상기 제1조합부(20)는, 상기 래치부(10)의 낸드게이트(NG2)에 연결되어, 상기 낸드게이트(NG2)의 출력을 상기 수평동기 신호(H-SYNC)에 조합하는 낸드게이트(NG3)로 구성된 버스트 게이트펄스 발생회로.2. The horizontal synchronizing signal H-SYNC of claim 1, wherein the first combination unit 20 is connected to the NAND gate NG2 of the latch unit 10 to output the NAND gate NG2. A burst gate pulse generation circuit composed of NAND gates NG3 to be combined with each other. 제1항에 있어서, 상기 제2조합부(30)는, 상기 래치부(10)의 낸드게이트(NG1)에 연결되어, 상기 낸드게이트(NG1)의 출력을 반전하는 인버터(I2)와, 상기 인버터(I2)에 연결되어 상기 인버터(I2)의 출력을 상기 수평동기 신호(H-SYNC)에 조합하는 낸드게이트(NG4)와, 로 구성된 버스트게이트 펄스 발생회로.The inverter I2 of claim 1, wherein the second combination unit 30 is connected to a NAND gate NG1 of the latch unit 10, and inverts an output of the NAND gate NG1. And a NAND gate (NG4) coupled to an inverter (I2) for combining the output of the inverter (I2) with the horizontal synchronization signal (H-SYNC). 제1항에 있어서, 상기 제1스위칭부(40)는, 상기 제1조합부(20)에 연결되어, 상기 제1조합부(20)의 출력에 따라 구동하는 N-MOS트랜지스터(M1)로 구성된 버스트 게이트 펄스 발생회로.2. The N-MOS transistor M1 of claim 1, wherein the first switching unit 40 is connected to the first combining unit 20 and driven according to an output of the first combining unit 20. The configured burst gate pulse generator circuit. 제1항에 있어서, 상기 펄스폭 제어수단은, 상기 제1스위칭부(40)에 연결되어, 상기 제1스위칭부(40)의 출력에 따라 충, 방전하는 콘덴서(C1)로 구성된 버스트 게이트 펄스 발생회로.The burst gate pulse of claim 1, wherein the pulse width control means is connected to the first switching unit 40 and configured to charge and discharge the capacitor C1 according to the output of the first switching unit 40. Generating circuit. 제1항에 있어서, 상기 전압비교부(60)는, 상기 펄스폭 제어수단에 연결되어, 상기 펄스폭 제어수단의 출력전압을 기준전압에 비교하는 전압기교용 트랜지스터(Q1),(Q2)와, 상기 트랜지스터(Q2)에 연결되며, 상기 트랜지스터(Q2)의 구동시 구동하여, 상기 트랜지스터(Q2)에 전류를 공급하는 P-MOS트랜지스터(M2)와, 로 구성된 버스트 게이트 펄스 발생회로.The voltage comparator 60 of claim 1, wherein the voltage comparator 60 is connected to the pulse width control means and compares the output voltage of the pulse width control means with a reference voltage. And a P-MOS transistor (M2) connected to the transistor (Q2) and driven when the transistor (Q2) is driven to supply current to the transistor (Q2). 제1항에 있어서, 상기 제2스위칭부(70)는, 상기 전압비교부(60)에 연결되어, 상기 트랜지스터(Q2)의 구동시 구동하는 P-MOS트랜지스터(M3)와, 상기 P-MOS트랜지스터(M3)에 연결되어, 상기 P-MOS트랜지스터(M3)의 구동시 구동하는 트랜지스터(Q3)와, 로 구성된 버스트 게이트 펄스 발생회로.2. The P-MOS transistor M3 of claim 1, wherein the second switching unit 70 is connected to the voltage comparator 60 to drive the transistor Q2 when the transistor Q2 is driven. And a transistor (Q3) connected to (M3) to drive the P-MOS transistor (M3) in driving.
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