JPH11146229A6

JPH11146229A6 - Clamping device

Info

Publication number: JPH11146229A6
Application number: JP1997322262A
Authority: JP
Inventors: 正巳相浦; 聡高橋; 裕一中谷
Original assignee: モトローラ株式会社
Filing date: 1997-11-06
Publication date: 2004-10-07
Anticipated expiration: 2017-11-06

Abstract

【課題】映像信号をディジタル信号に変換するにあたり、Ｈシンクの直流レベルがクランプレベルを割って急激に低下した場合に速やかにクランプレベルに復帰させること、あるいはＡ／Ｄ変換器のレンジの上限を越えた場合に速やかにレンジ内に復帰させること。
【解決手段】通常時は出力信号がクランプコ−ドよりも低くなると、第１のコンパレ−タ２１の出力に基づき第１のバッファ３から入力信号路のコンデンサ１１に充電し、逆にクランプコ−ドを越えると緩やかにコンデンサ１１を放電させる。ここでＨシンクの直流レベルが急激に低下したときは、第２のコンパレ−タ５の出力に基づき第２のバッファ４を動作させ、前記コンデンサ１１に電流を追加供給する。一方Ａ／Ｄ変換器の出力信号がＨシンクの１周期以上上限レベルを越えたときには、第３のバッファを動作させてコンデンサ１１を放電する。
【選択図】図１In converting a video signal into a digital signal, when the DC level of an H sink falls sharply below a clamp level, the H level is quickly returned to the clamp level, or the upper limit of the range of the A / D converter is increased. If it exceeds, return to the range immediately.
When an output signal is lower than a clamp code in a normal state, a capacitor of an input signal path is charged from a first buffer based on an output of a first comparator, and conversely, a clamp code is supplied. Is exceeded, the capacitor 11 is slowly discharged. Here, when the DC level of the H sink suddenly drops, the second buffer 4 is operated based on the output of the second comparator 5 to additionally supply current to the capacitor 11. On the other hand, when the output signal of the A / D converter exceeds the upper limit level for one cycle or more of the H sink, the third buffer is operated to discharge the capacitor 11.
[Selection diagram] Fig. 1

Description

【０００１】
【発明の属する技術分野】本発明は、例えばディジタル画像処理を行う場合に用いられる映像信号のクランプ装置に関するものである。
【０００２】
【従来の技術】
テレビカメラから伝送される映像信号の水平シンク部分の波形は、例えば図１８に示すように水平同期信号（Ｈシンク）Ｓ１及び画素情報信号Ｓ２を含んでいる。この映像信号は受像機側でアナログ／ディジタル（Ａ／Ｄ）変換されるため、Ａ／Ｄ変換器の入力側で映像信号の直流電位を固定する、例えばＨシンクのパルスの直流レベルを一定の値に固定する必要がある。
【０００３】
そのため従来から例えば図１９に示すクランプ装置が用いられている。この回路の動作について簡単に述べると、映像信号は直流カット用コンデンサ１を通り、Ａ／Ｄ変換器２によりディジタル信号に変換される。このディジタル信号即ちＡ／Ｄ変換器２の出力信号はコンパレータ（ディジタルコンパレータ）２１により予め定めたクランプレベルに対応するクランプコードと比較され、クランプコードよりも小さいときにはＮチャネルトランジスタ２２がオンとなる。この結果コンデンサ２３に充電されていた電荷が抵抗Ｒ１及びトランジスタ２２を介して放電され、ノードａの電圧が下降し、これによりバッファ３のＰチャネルトランジスタ３１、３２がオンになる。このため電源＋Ｖｃｃからコンデンサ１に電流が流れ、コンデンサ１が充電され、ノードＶｉｎの電圧が上昇する。
【０００４】
逆に前記出力信号がクランプコードよりも大きいときには、トランジスタ２２はオフしており、コンデンサ２３は抵抗Ｒ２及びコンデンサ２３の時定数に基づいて電源Ｖｃｃから充電され、ノードａの電圧が上昇する。このためバッファ３のＮチャネルトランジスタ３３、３４がオンし、コンデンサ１の電荷はトランジスタ３３、３４を通って放電され、ノードＶｉｎの電圧が下降する。なおコンデンサ２３及び抵抗Ｒ２の時定数は、コンデンサ２３及び抵抗Ｒ１の時定数よりもかなり大きくとってあり、このためノードＶｉｎの電圧がクランプレベル以下になったときには速やかにコンデンサ１が充電されてノードＶｉｎの電圧が上昇するが、ノードＶｉｎの電圧がクランプレベルよりも大きいときのコンデンサ１の放電は極めて緩やかに行われ、従って上記の回路は実質Ｈシンクがクランプレベル以下になったときにクランプレベルに維持する働きをすることになる。
【０００５】
【発明が解決しようとする課題】
上述のクランプ装置によれば、Ｈシンク、詳しくはＨシンクの底の直流レベルがクランプレベル以下になっても直ちにフィードバックされてクランプレベルに維持されるが、Ｈシンクの直流レベルが急激に大きく低下すると、復帰に長い時間がかかり、Ｈシンクの直流レベルがＡ／Ｄ変換の範囲よりも低くなってしまい、クランプコードに復帰するまでの間同期がとれなくなり、この間画像は乱れてしまう。
【０００６】
このような状態は例えばカメラを切り換えたときに起こる。即ち明るさが０％の黒画面と明るさが１００％の白画面との間で切り換わり、しかも各々の直流レベルが異なるＤＣバウンス信号が受像機に入力されるが、図２０（ａ）に示すように黒画面から白画面に変化したときに直流レベルが急激に低下し、バッファ３からＡ／Ｄ変換器２の入力側のコンデンサ１を充電してＨシンクの直流レベルをクランプレベルにまで上昇させるのに長い時間例えば７０ｍｓを要する。図２０（ｂ）はこの様子を示し、ｔは直流レベルの復帰時間を示している。
【０００７】
このため従来では、ＤＣバウンス信号の入力時には画面の乱れを許容するかあるいは入力端の前段にクランプ回路などの前処理を行う回路を用いて画面の乱れを抑えるという手法も採用されていた。しかしながら前処理の回路を設けることはコストアップになっていた。
【０００８】
ところでＨシンクの直流レベルを速やかにクランプするためにはバッファ３のパワーを大きくすればつまりサイズの大きいトランジスタを用いて充電の時間を短くすればよいが、この場合には図２１に示すようにＨシンクの直流レベルが急激に上昇するもののクランプレベルを越えて高くなり過ぎ、その後低くなり過ぎ、しばらく波を打った格好になり、安定性に欠けるという別の問題が起こるし、また消費電力が大きいという不利益もある。
【０００９】
更にＨシンクがＡ／Ｄ変換器の入力レンジつまりＡ／Ｄ変換できる入力レベルの上限レベルを越えたときにも復帰に長い時間がかかる。このような状態は発生しにくいと考えられるが、電源をオンにしたときや、画面を切り換えたときに図２２（ａ）に示すようにＨシンクの直流レベルが大きく異なる場合などに起こることがある。図２２（ａ）は１００％の白画面から０％の黒画面に切り換わり、切り換わり先の画面の直流レベルが高い状態を示している。
【００１０】
しかしながらノードＶｉｎを下降させるための放電回路部分の時定数を大きくとってあるため、図２２（ｂ）に示すようにＨシンクの直流レベルが前記入力レンジの中に収まるまで長い時間例えば７０ｍｓ程度かかり、その間同期がとれず画面が流れてしまう。
【００１１】
本発明は、このような背景のもとになされたものであり、その目的は、映像信号をディジタル処理する場合のように、例えばアナログ信号をＡ／Ｄ変換する場合に、アナログ信号の基準区間の基準信号の直流レベルがクランプレベルから急激に低下しても、速やかにクランプレベルに復帰しかつ安定化するクランプ装置を提供することにある。また基準信号の直流レベルが信号処理部例えばＡ／Ｄ変換器の入力レンジを越えたときにも速やかに入力レンジ内に復帰し信号処理の乱れ例えば画像の乱れを抑えることのできるクランプ装置を提供することにある。
【００１２】
【課題を解決するための手段】
本発明は、アナログ信号を信号処理部に入力する回路に適用され、前記信号処理部の出力信号に基づいて、前記アナログ信号の基準区間の基準信号の直流レベルが予め設定されたクランプレベルにクランプされるように前記信号処理部の入力側のコンデンサの充電電圧をフィ−ドバック制御するクランプ装置において、前記信号処理部の出力信号を予め定めたクランプレベルと比較し、前記出力信号がクランプレベルよりも低くなったときに第１の駆動信号を出力する第１の比較部と、この第１の比較部からの第１の駆動信号が入力されたときに、前記基準信号がクランプレベルから低くなった分を補償するために前記コンデンサに電流を供給して当該コンデンサの充電電圧を上昇させる第１の電流供給部と、前記信号処理部の出力信号を取り込み、当該出力信号が前記クランプレベルよりも低いリミットレベルよりも低くなったときに第２の駆動信号を出力する充電用の作動回路部と、この作動回路部からの第２の駆動信号が入力されたときに前記コンデンサの充電電圧の上昇を早めるために当該コンデンサに電流を供給する第２の電流供給部と、を備えたことを特徴とする。前記アナログ信号は例えば映像信号であり、信号処理部は例えばアナログ／ディジタル変換器である。
【００１３】
充電用の作動回路部は、例えばクランプレベルよりも低いリミットレベルと信号処理部の出力信号とを比較し、前記出力信号がリミットレベルよりも低くなったときに第２の駆動信号を出力する第２の比較部を含む構成、または前記第２の比較部から出力される第２の駆動信号が所定時間継続したときに当該第２の駆動信号を第２の電流供給部に与える安定化回路部を含む構成、あるいは第１の比較部から出力される第１の駆動信号が所定時間継続したときに当該第１の駆動信号を第２の駆動信号として第２の電流供給部に与える安定化回路部を含む構成などとすることができる。また本発明では、第２の電流供給部を複数設け、信号処理部の出力信号がリミットレベルより低い状態の継続時間が長いほど、動作状態になる第２の電流供給部の数が多くなるように構成することもできる。
【００１４】
他の発明は、アナログ信号を信号処理部に入力する回路に適用され、前記信号処理部の出力信号に基づいて、前記アナログ信号の基準区間の基準信号の直流レベルが予め設定されたクランプレベルにクランプされるように前記信号処理部の入力側のコンデンサの充電電圧をフィ−ドバック制御するクランプ装置において、前記信号処理部の出力信号を予め定めたクランプレベルと比較し、前記出力信号がクランプレベルよりも高くなったときに第３の駆動信号を出力する第１の比較部と、この第１の比較部からの第３の駆動信号が入力されたときに、前記基準信号がクランプレベルから高くなった分を低下させるために前記コンデンサから電流を放出して当該コンデンサの充電電圧を下降させる第１の放電部と、前記信号処理部の出力信号と前記信号処理部の入力レンジの上限レベルとを比較し、前記出力信号が前記上限レベルを越えてその状態が前記基準信号の発生周期以上の時間継続したときに第４の駆動信号を出力する放電用の作動回路部と、この作動回路部からの第４の駆動信号が入力されたときに前記コンデンサの充電電圧の下降を早めるために当該コンデンサから電流を放電させる第２の放電部と、を備えたことを特徴とする。この場合第２の放電部が複数設けられ、信号処理部の出力信号が上限レベルより高い状態の継続時間が長いほど、動作状態になる第２の放電部の数が多くなるように構成してもよい。
【００１５】
【発明の実施の形態】
（実施の形態１）以下に、アナログの映像信号をディジタル信号に変換する受像機の画像信号処理装置に本発明を適用した実施の形態について説明する。図１は映像信号の信号路に本発明の実施の形態であるクランプ装置を組み合わせた回路の全体構成を示す図である。図中１はコンデンサ、１１は入力端、２はＡ／Ｄ変換器、１２は出力端であり、Ａ／Ｄ変換器２の出力側の信号路はｎ本配線されているが（ｎビットの場合）、便宜上１本で示してある。
【００１６】この実施の形態が既に述べた図１９の従来回路と異なる点は、バッファ３の他にバッファ４を追加し、このバッファ４を駆動するための回路を設けたことにある。図１において、図１９の回路と同一部分若しくは相当部分は同一の符号を付してあるが、従来技術の項で述べた部分も含めて全体構成について説明する。Ａ／Ｄ変換器２は例えば８ビットのディジタル信号を出力し、０．５〜２．５Ｖのアナログ電圧を２５６階調の信号に変換するものとすると、第１の比較部である第１のコンパレータ（ディジタルコンパレータ）２１は、Ａ／Ｄ変換器２の出力信号（ディジタル信号）と例えばディジタル値「４」のクランプコードとを比較し、ディジタル信号が「４」よりも低くなったときにハイレベルの信号「Ｈ」を出力する。
【００１７】
第１のコンパレータ２１の出力側は、Ｎチャネルトランジスタ２２のゲートに接続され、このトランジスタ２２は、オンになったときにコンデンサ２３の電荷を抵抗Ｒ１及び当該トランジスタ２２を介して放電し、またオフになったときに電源＋Ｖｄｄから抵抗Ｒ２を通じてコンデンサ２３に充電する役割を持っている。抵抗Ｒ２及びコンデンサ２３の接続端は第１の電流供給部である第１のバッファ３の入力側に接続されている。このバッファ３はＰチャネルトランジスタ３１、３２及びＮチャネルトランジスタ３３、３４を組み合わせてなり、コンデンサ２３の充電電圧が低くなってノードａの電圧が低いときにＰチャネルトランジスタ３１、３２がオン、Ｎチャネルトランジスタ３３、３４がオフになって、電源＋Ｖｄｄからトランジスタ３１、３２を通じてコンデンサ１を充電する一方、コンデンサ２３の充電電圧が高いときにＰチャネルトランジスタ３１、３２がオフ、Ｎチャネルトランジスタ３３、３４がオンになってコンデンサ１の電荷を放電する役割を持つ。
【００１８】
そしてこの実施の形態では、前記ディジタル信号（Ａ／Ｄ変換器２の出力信号）とリミットコードとを比較する第２の比較部である第２のコンパレータ（ディジタルコンパレータ）５が設けられており、このコンパレータ５の出力側はインバータよりなるスイッチ部６を介して、第２の電流供給部である第２のバッファをなすＰチャネルトランジスタ４のゲートに接続されている。このトランジスタ４は、オンになったときに電源＋Ｖｄｄからコンデンサ１に電流を供給するように接続されている。ここで前記リミットコードは、例えば前記クランプコードのディジタル値「４」よりも低い例えばディジタル値「０」に設定される。この例における第２のコンパレータ５及びスイッチ部６は、特許請求の範囲の充電用の作動回路部に相当する。
【００１９】
この例では、前記ディジタル信号がリミットコードよりも低くなって第２のコンパレータ５からハイレベルの信号「Ｈ」が出力されたときにスイッチ部６からローレベルの信号「Ｌ」が出力されるが、このスイッチ部６は、例えば図２に示すように構成してもよい。図２（ａ）の例では第２のコンパレータ５から信号「Ｈ」が出力されたときにアナログスイッチ６１がオンになってノードａからあるいは別のバイアス電源からの信号がトランジスタ４のゲートに与えられ、当該トランジスタ４がオンになる。また第２のコンパレータ５から信号「Ｌ」が出力されたときにはアナログスイッチ６１がオフになると共にＰチャネルトランジスタ６２がオンになり、トランジスタ４がオフになる。
【００２０】
図２（ｂ）の例は、アナログスイッチ６１がオンしたときにトランジスタ４及びトランジスタ６３がカレントミラ−回路を形成し、電流源６４によりトランジスタ４が動作するように構成したものである。更に図２（ｃ）の例は、アナログスイッチ６１がオンしたときにトランジスタ４が自己バイアスされてオンになるように構成したものである。なお前記ディジタル信号がリミットコードよりも低くなったときの第２のコンパレータ５の出力の論理がトランジスタ４に対してコンデンサ１への電流供給動作を行わしめる場合には前記スイッチ部６は不要である。
【００２１】
次に上述実施の形態の作用について説明する。通常の映像信号が入力端１１に入力されているときは、Ｈシンクはクランプコード「４」に対応する電圧、例えば約０．０３Ｖのクランプレベルにクランプされており、このクランプレベルよりも低くなることもあるが、その程度は小さいのですぐにくランプレベルにクランプされる。即ち通常時には、ディジタル信号がクランプコード「４」よりも低くなると、トランジスタ２２がオンになってコンデンサ２３がトランジスタ２２を介して放電され、ノードａの電圧が低くなる。このためバッファ３のＰチャネルトランジスタ３１、３２がオンになって電源＋Ｖｄｄからトランジスタ３１、３２を介してコンデンサ１に充電され、ノードＶｉｎの電圧が上昇する。こうしてＨシンクの直流レベルがクランプレベルから下がった分だけフィードバック制御によりコンデンサ１に電流が供給され、Ｈシンクの直流レベルがクランプレベルにクランプされる。この例ではＨシンクから次のＨシンクまでが基準期間に相当し、Ｈシンクは特許請求の範囲のアナログ信号の基準区間の基準信号に相当し、第１のコンパレータ２１の出力信号「Ｈ」は第１の駆動信号に、また第１のコンパレータ２１の出力信号「Ｌ」は第２の駆動信号に夫々相当する。
【００２２】
またディジタル信号がクランプコード「４」よりも大きいときには、トランジスタ２２がオフになり、コンデンサ２３が電源＋Ｖｄｄから抵抗Ｒ２を介して充電されるが、この充電時定数はかなり大きくとってあるため、次のＨシンクが入力されるまでの間は、バッファ３のトランジスタ３３、３４はオンにならない。
【００２３】
ここで例えばカメラを切り換えたときに生じるＤＣバウンス信号、即ち明るさが０％の黒画面と明るさが１００％の白画面との間で切り換わると共に各々の直流レベルが異なるＤＣバウンス信号が入力端１１に入力されたとすると、黒画面から白画面に変化したときにＨシンクの直流レベルが急激に低下し、これに伴いＡ／Ｄ変換器２の出力信号（ディジタル信号）がリミットコードであるディジタル値「０」よりもかなり低いレベルまで下がる。このため第２のコンパレータ５から第２の駆動信号である「Ｈ」の信号が出力され、トランジスタ４がオンになり、コンデンサ１に対して第１のバッファ３による電流の供給に加えて、いわば追加バッファである第２のバッファ４から電流が追加供給され、コンデンサ１の充電が早められて、ノードＶｉｎにおけるＨシンクの直流レベルが速やかにクランプレベルに復帰する。
【００２４】
図３はこの様子を説明するためにノードＶｉｎにおける映像信号の一部を模式的に示す波形図であり、時刻ｔ０にて明るさ０％の黒画面から明るさ１００％の白画面に切り換っている。ＨシンクＳ１は時刻ｔ０にてリミットレベル（リミットコードに対応する直流レベル）よりもかなり低いレベルになるが、速やかに上昇する。
【００２５】
上述の実施の形態によれば、ディジタル信号がリミットコードよりも低くなると第１のバッファ３に加えて第２のバッファ４からもコンデンサ１に電流を供給しているので、例えばＤＣバウンス信号を入力した場合にＨシンクのレベルが急激に低下しても、ノードＶｉｎの電圧はクランプレベルに短時間で収束する。後述の実験例からも分かるが、例えば従来ではこの収束時間が７０ｍｓであったところ、上述実施の形態では数ｍｓになっている。
【００２６】
またノードＶｉｎの電圧がクランプレベルまで上昇する前に、リミットレベルを越えたときに追加バッファ（第２のバッファ）４はオフするので、パワーの大きいバッファを１個用いたときのようにノードＶｉｎの電圧がクランプレベルをオーバしてその後波を打って不安定になる（図２１参照）といったことがなく、高い安定性がある。
【００２７】
図４は本発明の他の実施の形態を示す図であり、第２のコンパレータ５の出力側に安定化回路部７を設けた点が図１の実施の形態と異なる。この安定化回路部７は、例えば図５に示すようにｋ個（ｋは２以上の整数）の遅延回路７１をシリーズに接続し、各遅延回路７１の出力端をアンド回路７２の入力側に接続して構成される。各遅延回路７１は、ハイレベルの信号「Ｈ」が入力されたときに所定時間遅れて「Ｈ」を出力し、ローレベルの信号「Ｌ」が入力されると直ちに出力が「Ｌ」となるように構成されている。この例では、第２のコンパレータ５、安定化回路部７及びスイッチ部６により作動回路部が構成されている。
【００２８】
図４の実施の形態では、ディジタル信号がリミットコードよりも低くなったときに１段目の遅延回路７１から「Ｈ」の信号が出力され、続いて２段目、３段目…ｋ段目の遅延回路７１から順次遅れて「Ｈ」の信号が出力される。そして１段目からｋ段目までの遅延回路５１の出力信号が全て「Ｈ」になったときに第２のバッファ４がオンとなり、ｋ段目の遅延回路７１の出力が「Ｈ」になる前にノードＶｉｎの電圧がリミットレベルよりも高いレベルに復帰すれば第２のバッファ４はオンにならない。
【００２９】
図６はこのような様子を示し、時刻ｔ０にて映像信号の直流レベル即ちノードＶｉｎの電圧がノイズにより一瞬だけリミットレベルより低くなっているが、ｎ段目の遅延回路７１の出力が「Ｈ」になる前にノードＶｉｎの電圧が復帰しているので第２のバッファ４はオンにならない。これに対し時刻ｔ１にてノードＶｉｎの電圧がリミットレベルよりも低くなり、その状態が１段目からｎ段目までの遅延回路７１の遅延時間を越えて時刻ｔｎまで続いたとすると、アンド回路７２から「Ｈ」が出力されて第２のバッファ４がオンになる。従ってこのような実施の形態によれば、ノイズの発生により第２のバッファ５が誤動作することを防止でき、Ｈシンクの直流レベルの安定化が図れる。
【００３０】
図７は本発明の更に他の実施の形態を示し、この例では第２のコンパレータ５を用いずに第１のコンパレータ２１の出力端を、例えば既述と同様の構成の安定化回路部７に接続している。この場合第１のコンパレータ２１、安定化回路部７及びスイッチ部６により充電用の作動回路部が構成され、コンパレータが１個で済む利点がある。作動回路部は第２のコンパレータを備えてないが、ディジタル信号がクランプコード４より低下しても安定化回路部７が設けられているため、クランプレベルよりも低いあるリミットレベル即ち安定化回路部７の回路定数で決まるリミットレベルまで低下したときに第２のバッファ４に対して第２の駆動信号（スイッチ部６からの「Ｌ」の信号）が発せられる。
【００３１】
図８は本発明の更にまた他の実施の形態を示し、この例では第２のコンパレータ５の出力側に、安定化回路部８、スイッチ部６及び第２のバッファ４よりなる回路が複数段並列に接続されている。各安定化回路部８は、遅れ時間即ち第２のコンパレータ５から「Ｈ」の信号が入力されてから「Ｈ」の信号を出力するまでの時間が異なっており、例えば１段目の安定化回路部８（８−１）よりも２段目の安定化回路部８（８−２）の方が遅延時間が長く、順次段数が高くなるにつれて安定化回路部８の遅延時間が長くなるように構成されている。
【００３２】
従ってＨシンクの直流レベルがクランプレベルよりも低いあるレベルになると１段目の第２のバッファ４（４−１）が動作し、それよりも低いレベルになると２段目の第２のバッファ４（４−２）が動作するといった具合に、Ｈシンクの直流レベルが低くなるにつれて、順次各段の第２のバッファ４が動作する。つまりＨシンクの直流レベルが低いほど、動作する第２のバッファ４の数が増える。このことはＨシンクの直流レベルに応じて第２のバッファ４のパワーが変わるので、迅速に無駄なく直流レベルが復帰することになる。なお各段の第２のバッファ４は、互にパワー（サイズ）が異なっていてもよく、例えば高い段数のものほどパワーが大きくなるように構成してもよい。
【００３３】
以上において前記安定化回路部７、８としては、上述の例の他、カウンタとコンパレータとを組み合わせ、カウンタに信号「Ｈ」が入力された後カウントアップしたときにコンパレータから信号「Ｈ」が出力されるものでもよいし、あるいはリセット付き積分器とコンパレータとを組み合わせたものでもよい。リセット付き積分器を用いる場合には、当該積分器の入力信号を積分し、その積分値が所定値を越えたときにコンパレータから例えば信号「Ｈ」が出力されると共に、入力信号が一定値以下になったときに積分器がリセットされるように構成すればよく、この場合にはＡ／Ｄ変換器２を用いる代わりにアナログ信号が出力される信号処理部を用いたシステムにも適用することができる。
【００３４】
ここで本発明の実施の形態である図１に示す回路と従来の図１１に示す回路とを用い、ＤＣバウンス信号が入力され、０％黒画面から１００％白画面に切り換ったときのノードＶｉｎの電圧波形を図９の（ａ）、（ｂ）に夫々示す。なお上下の線の間は白抜きとしあるが、実際にはＨシンク及び画像情報信号からなる映像信号が連続したものであり、レコーダ上では塗り潰されている。この結果から分かるように、映像信号の直流レベルの急激な低下が起こった後の復帰に図９（ｂ）ではおよそ７０ｍｓ程度の時間を要しているが、図９（ａ）では数ｍｓしか要していない。
【００３５】
（実施の形態２）次にＨシンクの直流レベルがＡ／Ｄ変換器２の入力レンジの上限を越えたときにその直流レベルを前記入力レンジの中に急速に収めるための回路について図１０を参照しながら説明する。この実施の形態では、前記ディジタル信号と入力レンジの上限に相当するリミットコード（上限側リミットコード）とを比較する第３の比較部である第３のコンパレータ５１が設けられており、このコンパレータ５１の出力側は継続時間監視部５２及びスイッチ部５３を介して、放電部である第３のバッファをなすＮチャネルトランジスタ９のゲートに接続されている。このスイッチ部５３としては、例えば既述した図２に示す回路と同様の回路を用いることができ、その例を図１１に示す。図１１において、６５はＮチャネルトランジスタ、６６はアナログスイッチ、６７は定電流源、６８はＮチャネルトランジスタであり、いずれの場合もディジタル信号が上昇して第３のコンパレ−タ５１の負入力端の信号が大きくなると「Ｌ」の信号が出力され、トランジスタ６５がオフ、アナログスイッチ６６がオンになり、第３のバッファ９がオンになる。
【００３６】
ここで前記第１のバッファ３はトランンジスタ３１、３２により第１の電流供給部が構成されるが、トランジスタ３３、３４によりコンデンサ１の電荷をアースに放電する放電部も構成しており、この放電部はこの例では特許請求の範囲の第１の放電部に相当する。この第１の放電部は第１のコンパレ−タ２１から出力される第２の駆動信号である「Ｌ」の信号に基づいて放電動作を行う。また第３のバッファをなすトランジスタ９は、オンになったときにコンデンサ１の電荷をアースに放電するものであり、この例では特許請求の範囲の第２の放電部に相当する。
【００３７】
上限側リミットコードは例えば入力レンジの上限に相当するディジタル値である「２５６」に設定され、第３のコンパレータ５１の負側の入力端に入力される。従ってＡ／Ｄ変換器２の出力信号（ディジタル信号）が「２５６」を越えると第３のコンパレータ５１から第４の駆動信号である「Ｌ」の信号が出力される。前記継続時間監視部５２は、第４の駆動信号がＨシンクの周期（発生周期）よりも長い時間継続して発生しているか否かを監視し、Ｈシンクの周期よりも長い時間発生していれば、第４の駆動信号をスイッチ部５３に出力する。スイッチ部５３は、継続時間監視部５２からの出力でトランジスタ９を駆動すればよいので回路図の上では必ずしも必要ではないが、実際に設計する場合には、例えば継続時間監視部５２からの出力に基づいて図示しないトランジスタを駆動し、バイアス電源からトランジスタ９のゲートに電圧を印加する構成などが採用される。
【００３８】
第３のバッファであるトランジスタ９はオンになるとコンパレータ１の電荷をアースに放電し、ノードＶｉｎの電圧を低下させるためのものである。従って前記ディジタル信号が入力レンジの上限であるリミットコード例えば「２５６」を越えたときにトランジスタ９がオンするという単純な構成では、Ｈシンクはクランプレベルに保持されているが、画素情報信号のレベルが上限レベルを越えている場合にもトランジスタ９がオンしてしまい、Ｈシンクが低下しまう。
【００３９】
図１２（ａ）はＨシンクの１周期の長さ（ＴＨ）を示しており、図１２（ｂ）は画素情報信号が入力レンジの上限を越えている状態を示している。図１２（ｃ）に示すようにＨシンクが入力レンジの上限を越えたときには、第３のコンパレータ５１からの第４の駆動信号は必ず前記ＴＨよりも長い時間継続しているので、継続時間監視部５２にて、Ｈシンクが上昇しているのかそれとも画素情報信号のみが上昇しているのかを区別するために第４の駆動信号が前記ＴＨよりも長い時間継続しているか否かを監視している。なお継続時間の設定値はＴＨ以上であればよく、システムなどに応じて適宜決められる。
【００４０】
また継続時間監視部５２は、第４の駆動信号が設定時間以上入力されたときに出力信号を発し（この場合この出力信号が第４の駆動信号となる）、第４の駆動信号の入力が消失したときに出力信号も消失するものであればよく、例えば既述の図５に示すような回路でもよいし、カウンタなどで構成してもよい。
【００４１】
図１３は例えば電源の投入時あるいは画面の切り換わり時にＨシンクが入力レベルの上限を越え、そのときに図１０の回路が動作してノードＶｉｎの電圧が下がる状態を示している。Ｈシンクが入力レベルの上限を越え、第３のコンパレータ５１からＴＨ以上の時間「Ｈ」の信号が出力され、時刻ｔ０にて第３のバッファ（トランジスタ）９がオンしたとすると、コンパレータ１の電荷が第３のバッファ９を通じてアースに放電され、ノードＶｉｎの電圧が急激に低下する。そしてノードＶｉｎの電圧が入力レベルの上限以下になると、つまりディジタル信号がリミットコード「２５６」以下になると第３のバッファ９がオフし、通常の放電動作つまり第１のバッファ３を通じて放電が行われる。この例では第３のコンパレータ５１、継続時間監視部５２及びスイッチ部５３により放電用の作動回路部が構成される。
【００４２】
このよう実施の形態によれば、Ｈシンクが入力レンジの上限レベルを越えたときには、第１のバッファ３による放電動作に加えて、第３のバッファ９による放電動作が行われるため、図１４に示す試験結果からも分かるように、Ｈシンクが入力レンジ内に復帰するまでの時間Ｔ１が従来の７０ｍｓから数ｍｓに短縮され、画像の乱れを抑えることができる。
【００４３】
更に本発明は図１５に示すように第３のコンパレータ５１の出力側に継続時間監視部５２、スイッチ部５３及び第３のバッファ９よりなる回路を複数段並列に接続するようにしてもよい。この場合１段目の継続時間監視部５２−１よりも２段目の継続時間監視部５２−２の設定時間を長くし、順次段数が高くなるにつれて設定時間が長くなるように構成されている。
【００４４】
このような構成によれば、次のような利点がある。即ち図１６に示すように画面Ａから別の画面Ｂに切り換えるときに（ｔ０は切り替え時である）、画面ＡではＨシンクが入力レンジの上限を越えているが、画面Ｂでは画素情報信号のみが前記上限を越えていたとする。このとき時刻ｔ１で第３のバッファ９がオンになり、電流の引き込みが大きいと、切り換わった画面ＢのＨシンクがクランプレベルよりも低下してしまう。このような状態を避けるために、先ず１段目の回路でＨシンクが上限をＴＨだけ越えたときには電流の弱い引き込みを行い、Ｈシンクがまだ上限を越えていれば２段目の回路の第３のバッファ９−２をオンにしてといった具合に、Ｈシンクが上限を越えている継続時間が長い程、順次電流の引き込みを強くしている。
【００４５】
なお各段の第３のバッファ９は互にパワー（サイズ）が異なっていてもよく、例えば高い段数のものほどパワーが大きくなるようにしてもよい。また図１６に示すような構成とする代わりに継続時間の設定値を２ＴＨいじょうにすれば、図１０に示すように１段の回路であってもよく、どちらを選択するかはシステムなどに応じて決めればよい。
【００４６】
以上において、実施の形態１で述べた回路を下限用復帰回路、実施の形態２で述べた回路を上限用復帰回路と呼ぶことにすると、図１７に示すようにこれらを組み合わせた回路としてクランプ装置を構成すれば、Ｈシンクが入力レンジの上側、下側のどちらに振れても画像の乱れを抑えることができる。
【００４７】
【発明の効果】
以上のように本発明によれば、アナログ信号を例えばＡ／Ｄ変換する場合に、アナログ信号の基準区間の基準信号の直流レベルがクランプレベルから急激に低下しても、速やかにクランプレベルに復帰しかつ安定化する。またアナログ信号の基準区間の基準信号の直流レベルが信号処理部の入力レベルの上限例えばＡ／Ｄ変換器のレンジの上限を越えたときにも、速やかに上限レベルよりも低いレベルに復帰し、安定した信号処理がなされる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す回路図である。
【図２】上記実施の形態のスイッチ部の他の例を示す回路図である。
【図３】上記実施の形態のノードＶｉｎの電圧波形を示す波形図である。
【図４】第１の実施の形態の他の例を示す回路図である。
【図５】図４の実施の形態の安定化回路部の一例を示す回路図である。
【図６】上記他の例の動作を説明するためのタイムチャートである。
【図７】第１の実施の形態の更に他の例を示す回路図である。
【図８】本発明の更にまた他の実施の形態を示す回路図である。
【図９】本発明のクランプ装置と従来のクランプ装置とについて映像信号の変化を比較するための説明図である。
【図１０】本発明の第２の実施の形態を示す回路図である。
【図１１】上記第２の実施の形態のスイッチ部の他の例を示す回路図である。
【図１２】第２の実施の形態において、ディジタル信号が入力レンジの上限レベルを越えている時間がＨシンクの周期以上必要であることを示す説明図である。
【図１３】第２の実施の形態の動作を説明する波形図である。
【図１４】第２の実施の形態を用いて行った試験結果を示す説明図である。
【図１５】第２の実施の形態の他の例を示す回路図である。
【図１６】第２の実施の形態の他の例を用いた場合の利点を説明するための波形図である。
【図１７】第１の実施の形態と第２の実施の形態を組み合わせた回路を示す回路図である。
【図１８】映像信号を示す波形図である。
【図１９】従来のクランプ装置を示す回路図である。
【図２０】ＤＣバウンス信号と従来のクランプ装置のノードＶｉｎの電圧とを示す説明図である。
【図２１】従来のクランプ装置においてバッファのパワーを大きくした場合について、ＤＣバウンス信号に対するノードＶｉｎの電圧を示す説明図である。
【図２２】ＤＣバウンス信号と従来のクランプ装置のノードＶｉｎの電圧とを示す説明図である。
【符号の説明】
１コンデンサ
２アナログ／ディジタル変換器
２１第１の比較部であるディジタルコンパレータ
３第１の電流供給部であるバッファ
４第２の電流供給部であるバッファ
５第２の比較部であるディジタルコンパレータ
６スイッチ部
７安定化回路部
７１遅延回路
７２アンド回路
８安定化回路部
５１第３のコンパレ−タ
５２継続時間監視部
５３スイッチ部
９第３のバッファ[0001]
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a video signal clamping device used for performing digital image processing, for example.
[0002]
[Prior art]
The waveform of the horizontal sync portion of the video signal transmitted from the television camera includes, for example, a horizontal sync signal (H sync) S1 and a pixel information signal S2 as shown in FIG. Since this video signal is subjected to analog / digital (A / D) conversion on the receiver side, the DC potential of the video signal is fixed at the input side of the A / D converter. For example, the DC level of the pulse of the H sink is fixed. Must be fixed to a value.
[0003]
For this reason, for example, a clamp device shown in FIG. 19 has been conventionally used. Briefly describing the operation of this circuit, a video signal passes through a DC cut capacitor 1 and is converted into a digital signal by an A / D converter 2. This digital signal, that is, the output signal of the A / D converter 2 is compared with a clamp code corresponding to a predetermined clamp level by a comparator (digital comparator) 21. When the clamp signal is smaller than the clamp code, the N-channel transistor 22 is turned on. As a result, the electric charge charged in the capacitor 23 is discharged through the resistor R1 and the transistor 22, and the voltage of the node a falls, whereby the P-channel transistors 31 and 32 of the buffer 3 are turned on. Therefore, a current flows from the power supply + Vcc to the capacitor 1, the capacitor 1 is charged, and the voltage of the node Vin increases.
[0004]
Conversely, when the output signal is larger than the clamp code, the transistor 22 is off, the capacitor 23 is charged from the power supply Vcc based on the time constant of the resistor R2 and the capacitor 23, and the voltage at the node a rises. Therefore, the N-channel transistors 33 and 34 of the buffer 3 are turned on, the electric charge of the capacitor 1 is discharged through the transistors 33 and 34, and the voltage of the node Vin decreases. The time constant of the capacitor 23 and the resistor R2 is set to be much larger than the time constant of the capacitor 23 and the resistor R1. Therefore, when the voltage of the node Vin becomes lower than the clamp level, the capacitor 1 is quickly charged and the node 1 is charged. Although the voltage of Vin increases, the discharge of the capacitor 1 when the voltage of the node Vin is higher than the clamp level is performed very slowly. Therefore, the above-described circuit is substantially equal to the clamp level when the H sink becomes substantially lower than the clamp level. Will be maintained.
[0005]
[Problems to be solved by the invention]
According to the above-described clamp device, even if the DC level of the H sink, specifically the DC level at the bottom of the H sink becomes lower than the clamp level, it is immediately fed back and maintained at the clamp level, but the DC level of the H sink sharply drops greatly. Then, the restoration takes a long time, the DC level of the H sink becomes lower than the range of the A / D conversion, and synchronization is lost until the restoration to the clamp code, and the image is disturbed during this time.
[0006]
Such a state occurs, for example, when the camera is switched. That is, a DC bounce signal which switches between a black screen having a brightness of 0% and a white screen having a brightness of 100% and has different DC levels is input to the receiver. As shown, when the black screen changes to the white screen, the DC level drops sharply, and the buffer 1 charges the capacitor 1 on the input side of the A / D converter 2 to change the DC level of the H sink to the clamp level. It takes a long time, for example, 70 ms to raise. FIG. 20 (b) shows this state, and t indicates the restoration time of the DC level.
[0007]
For this reason, conventionally, a method has been adopted in which the disturbance of the screen is allowed when the DC bounce signal is input, or the disturbance of the screen is suppressed by using a circuit for performing pre-processing such as a clamp circuit in a stage preceding the input terminal. However, providing a preprocessing circuit has increased the cost.
[0008]
By the way, in order to quickly clamp the DC level of the H sink, the power of the buffer 3 should be increased, that is, the charging time should be shortened by using a large-sized transistor. In this case, as shown in FIG. Although the DC level of the H sink rises sharply, it rises too much beyond the clamp level, then falls too low, looks like a wave for a while, has another problem of lack of stability, and consumes less power. There is also the disadvantage of being large.
[0009]
Further, even when the H sink exceeds the input range of the A / D converter, that is, the upper limit of the input level at which A / D conversion can be performed, it takes a long time to recover. Such a state is unlikely to occur, but may occur when the power is turned on or when the DC level of the H sink is greatly different as shown in FIG. is there. FIG. 22A shows a state where the white screen of 100% is switched to the black screen of 0%, and the DC level of the screen to be switched to is high.
[0010]
However, since the time constant of the discharge circuit portion for lowering the node Vin is large, it takes a long time, for example, about 70 ms, for the DC level of the H sink to fall within the input range as shown in FIG. During that time, the screen is not synchronized and the screen flows.
[0011]
The present invention has been made under such a background, and an object of the present invention is to convert a reference signal of an analog signal into an analog signal when the analog signal is A / D-converted, for example, when digitally processing a video signal. It is an object of the present invention to provide a clamp device that quickly returns to the clamp level and stabilizes even if the DC level of the reference signal rapidly decreases from the clamp level. Also provided is a clamp device that can quickly return to the input range even when the DC level of the reference signal exceeds the input range of the signal processing unit, for example, the A / D converter, and suppress disturbance of signal processing, for example, disturbance of an image. Is to do.
[0012]
[Means for Solving the Problems]
The present invention is applied to a circuit that inputs an analog signal to a signal processing unit, and based on an output signal of the signal processing unit, a DC level of a reference signal in a reference section of the analog signal is clamped to a preset clamp level. As described above, in a clamp device for feedback controlling the charging voltage of a capacitor on the input side of the signal processing unit, the output signal of the signal processing unit is compared with a predetermined clamp level, and the output signal is higher than the clamp level. The first comparison section outputs a first drive signal when the first drive signal is also low, and when the first drive signal is input from the first comparison section, the reference signal falls below the clamp level. A first current supply unit that supplies a current to the capacitor to increase the charging voltage of the capacitor, and an output signal of the signal processing unit. And a charging operation circuit for outputting a second drive signal when the output signal becomes lower than a limit level lower than the clamp level, and a second drive signal from the operation circuit is inputted. And a second current supply unit for supplying a current to the capacitor in order to accelerate a rise in the charging voltage of the capacitor when it is performed. The analog signal is, for example, a video signal, and the signal processing unit is, for example, an analog / digital converter.
[0013]
The charging operation circuit unit compares, for example, a limit level lower than the clamp level with an output signal of the signal processing unit, and outputs a second drive signal when the output signal becomes lower than the limit level. Or a stabilization circuit that supplies the second drive signal to the second current supply unit when the second drive signal output from the second comparison unit continues for a predetermined time. Or a stabilizing circuit that supplies the first drive signal as a second drive signal to the second current supply unit when the first drive signal output from the first comparison unit continues for a predetermined time. And the like. Further, in the present invention, a plurality of second current supply units are provided, and the longer the duration of the state in which the output signal of the signal processing unit is lower than the limit level, the larger the number of the second current supply units that are activated. Can also be configured.
[0014]
Another invention is applied to a circuit that inputs an analog signal to a signal processing unit, and based on an output signal of the signal processing unit, a DC level of a reference signal in a reference section of the analog signal is set to a preset clamp level. In a clamp device for feedback-controlling a charging voltage of a capacitor on an input side of the signal processing unit so as to be clamped, an output signal of the signal processing unit is compared with a predetermined clamp level, and the output signal is a clamp level. A first comparison unit that outputs a third drive signal when the third drive signal is higher than the first drive unit, and when the third drive signal from the first comparison unit is input, the reference signal is higher than the clamp level. A first discharging unit that releases a current from the capacitor to lower the charging voltage of the capacitor in order to reduce the amount of the output signal, and an output signal of the signal processing unit. Comparing the output signal with the upper limit level of the input range of the signal processing unit, and outputting a fourth drive signal when the output signal exceeds the upper limit level and the state continues for a time equal to or longer than the generation cycle of the reference signal. And a second discharging unit that discharges current from the capacitor in order to accelerate the drop of the charging voltage of the capacitor when a fourth drive signal is input from the operating circuit unit. It is characterized by having. In this case, a plurality of second discharge units are provided, and the number of the second discharge units to be activated becomes larger as the duration of the state where the output signal of the signal processing unit is higher than the upper limit level is longer. Is also good.
[0015]
BEST MODE FOR CARRYING OUT THE INVENTION
(Embodiment 1) An embodiment in which the present invention is applied to an image signal processing device of a receiver for converting an analog video signal into a digital signal will be described below. FIG. 1 is a diagram showing an entire configuration of a circuit in which a signal path of a video signal is combined with a clamp device according to an embodiment of the present invention. In the figure, 1 is a capacitor, 11 is an input terminal, 2 is an A / D converter, 12 is an output terminal, and n signal paths on the output side of the A / D converter 2 are wired (n bits). Case), only one is shown for convenience.
This embodiment differs from the conventional circuit shown in FIG. 19 in that a buffer 4 is added in addition to the buffer 3, and a circuit for driving the buffer 4 is provided. In FIG. 1, the same or corresponding portions as those in the circuit of FIG. 19 are denoted by the same reference numerals, but the entire configuration including the portions described in the section of the related art will be described. The A / D converter 2 outputs, for example, an 8-bit digital signal and converts an analog voltage of 0.5 to 2.5 V into a signal of 256 gradations. The comparator (digital comparator) 21 compares the output signal (digital signal) of the A / D converter 2 with a clamp code of, for example, a digital value “4”, and goes high when the digital signal becomes lower than “4”. The level signal “H” is output.
[0017]
The output side of the first comparator 21 is connected to the gate of an N-channel transistor 22 which, when turned on, discharges the charge of the capacitor 23 via the resistor R1 and the transistor 22 and turns off. When the power supply voltage Vdd becomes, the capacitor 23 is charged from the power supply + Vdd through the resistor R2. The connection end of the resistor R2 and the capacitor 23 is connected to the input side of the first buffer 3, which is the first current supply unit. The buffer 3 is a combination of P-channel transistors 31 and 32 and N-channel transistors 33 and 34. When the charging voltage of the capacitor 23 decreases and the voltage at the node a decreases, the P-channel transistors 31 and 32 turn on and the N-channel The transistors 33 and 34 are turned off to charge the capacitor 1 from the power supply + Vdd through the transistors 31 and 32. On the other hand, when the charging voltage of the capacitor 23 is high, the P-channel transistors 31 and 32 are turned off and the N-channel transistors 33 and 34 are turned off. When turned on, it has a role of discharging the electric charge of the capacitor 1.
[0018]
In this embodiment, there is provided a second comparator (digital comparator) 5 which is a second comparator for comparing the digital signal (output signal of the A / D converter 2) with the limit code. An output side of the comparator 5 is connected to a gate of a P-channel transistor 4 serving as a second current supply unit and serving as a second buffer via a switch unit 6 including an inverter. The transistor 4 is connected to supply a current to the capacitor 1 from a power supply + Vdd when turned on. Here, the limit code is set, for example, to a digital value “0” lower than the digital value “4” of the clamp code, for example. The second comparator 5 and the switch unit 6 in this example correspond to a charging operation circuit unit in the claims.
[0019]
In this example, when the digital signal is lower than the limit code and the second comparator 5 outputs a high-level signal “H”, the switch unit 6 outputs a low-level signal “L”. The switch unit 6 may be configured as shown in FIG. 2, for example. In the example of FIG. 2A, when the signal "H" is output from the second comparator 5, the analog switch 61 is turned on, and a signal from the node a or another bias power supply is supplied to the gate of the transistor 4. As a result, the transistor 4 is turned on. When the signal "L" is output from the second comparator 5, the analog switch 61 is turned off, the P-channel transistor 62 is turned on, and the transistor 4 is turned off.
[0020]
In the example of FIG. 2B, the transistor 4 and the transistor 63 form a current mirror circuit when the analog switch 61 is turned on, and the transistor 4 is operated by the current source 64. Further, in the example of FIG. 2C, the transistor 4 is self-biased and turned on when the analog switch 61 is turned on. When the logic of the output of the second comparator 5 when the digital signal becomes lower than the limit code causes the transistor 4 to perform a current supply operation to the capacitor 1, the switch unit 6 is unnecessary. .
[0021]
Next, the operation of the above embodiment will be described. When a normal video signal is input to the input terminal 11, the H sink is clamped to a voltage corresponding to the clamp code "4", for example, a clamp level of about 0.03 V, which is lower than this clamp level. In some cases, the magnitude is small and is quickly clamped to the lamp level. That is, in a normal state, when the digital signal becomes lower than the clamp code "4", the transistor 22 is turned on, the capacitor 23 is discharged via the transistor 22, and the voltage of the node a is lowered. Therefore, the P-channel transistors 31 and 32 of the buffer 3 are turned on, the capacitor 1 is charged from the power supply + Vdd via the transistors 31 and 32, and the voltage of the node Vin increases. In this way, a current is supplied to the capacitor 1 by feedback control as much as the DC level of the H sink falls below the clamp level, and the DC level of the H sink is clamped to the clamp level. In this example, the period from the H sink to the next H sink corresponds to the reference period, the H sink corresponds to the reference signal in the reference section of the analog signal in the claims, and the output signal “H” of the first comparator 21 is The output signal “L” of the first drive signal and the output signal “L” of the first comparator 21 correspond to the second drive signal, respectively.
[0022]
When the digital signal is larger than the clamp code "4", the transistor 22 is turned off, and the capacitor 23 is charged from the power supply + Vdd via the resistor R2. Until the H sink is input, the transistors 33 and 34 of the buffer 3 are not turned on.
[0023]
Here, for example, a DC bounce signal generated when the camera is switched, that is, a DC bounce signal that switches between a black screen with a brightness of 0% and a white screen with a brightness of 100% and has different DC levels is input. If the signal is input to the terminal 11, when the black screen changes to the white screen, the DC level of the H sink sharply drops, and accordingly, the output signal (digital signal) of the A / D converter 2 is a limit code. It falls to a level much lower than the digital value "0". Therefore, the second drive signal “H” is output from the second comparator 5 and the transistor 4 is turned on. In addition to the supply of the current by the first buffer 3 to the capacitor 1, so to speak A current is additionally supplied from the second buffer 4, which is an additional buffer, and charging of the capacitor 1 is hastened, and the DC level of the H sink at the node Vin quickly returns to the clamp level.
[0024]
FIG. 3 is a waveform diagram schematically showing a part of the video signal at the node Vin to explain this situation. At time t0, a black screen with a brightness of 0% is switched to a white screen with a brightness of 100%. ing. At time t0, H sink S1 has a level considerably lower than the limit level (DC level corresponding to the limit code), but quickly rises.
[0025]
According to the above-described embodiment, when the digital signal becomes lower than the limit code, the current is supplied from the second buffer 4 to the capacitor 1 in addition to the first buffer 3, so that, for example, a DC bounce signal is input. In this case, even if the level of the H sink suddenly drops, the voltage of the node Vin converges to the clamp level in a short time. As will be understood from an experimental example described later, for example, in the related art, when the convergence time is 70 ms, the convergence time is several ms in the above-described embodiment.
[0026]
Further, before the voltage of the node Vin exceeds the limit level, the additional buffer (second buffer) 4 is turned off when the voltage exceeds the limit level, so that the node Vin is used as in the case of using one buffer having a large power. Does not exceed the clamp level and then undulates afterwards to become unstable (see FIG. 21), and has high stability.
[0027]
FIG. 4 is a diagram showing another embodiment of the present invention, which is different from the embodiment of FIG. 1 in that a stabilizing circuit section 7 is provided on the output side of the second comparator 5. This stabilizing circuit section 7 connects k (k is an integer of 2 or more) delay circuits 71 in series as shown in FIG. 5, for example, and connects the output terminal of each delay circuit 71 to the input side of the AND circuit 72. Connected and configured. Each of the delay circuits 71 outputs “H” with a predetermined time delay when the high-level signal “H” is input, and immediately outputs “L” when the low-level signal “L” is input. It is configured as follows. In this example, the second comparator 5, the stabilizing circuit 7, and the switch 6 constitute an operating circuit.
[0028]
In the embodiment of FIG. 4, when the digital signal becomes lower than the limit code, a signal of "H" is output from the first-stage delay circuit 71, and then the second, third,... The signal “H” is sequentially output from the delay circuit 71 of FIG. When all the output signals of the delay circuits 51 from the first stage to the k-th stage become “H”, the second buffer 4 is turned on, and the output of the k-th delay circuit 71 becomes “H”. If the voltage of the node Vin previously returns to a level higher than the limit level, the second buffer 4 does not turn on.
[0029]
FIG. 6 shows such a situation. At time t0, the DC level of the video signal, that is, the voltage of the node Vin is momentarily lower than the limit level due to noise, but the output of the delay circuit 71 at the n-th stage is “H”. , The voltage of the node Vin has recovered, so the second buffer 4 does not turn on. On the other hand, if the voltage of the node Vin becomes lower than the limit level at the time t1, and the state continues beyond the delay time of the delay circuit 71 from the first stage to the n-th stage until the time tn, the AND circuit 72 Is output from the control circuit and the second buffer 4 is turned on. Therefore, according to such an embodiment, malfunction of the second buffer 5 due to generation of noise can be prevented, and the DC level of the H sink can be stabilized.
[0030]
FIG. 7 shows still another embodiment of the present invention. In this example, the output terminal of the first comparator 21 is connected to the stabilizing circuit unit 7 having the same configuration as described above without using the second comparator 5. Connected to In this case, the first comparator 21, the stabilizing circuit 7, and the switch 6 constitute an operating circuit for charging, and there is an advantage that only one comparator is required. Although the operation circuit section does not include the second comparator, the stabilization circuit section 7 is provided even if the digital signal falls below the clamp code 4, so that a certain limit level lower than the clamp level, that is, the stabilization circuit section The second drive signal (the “L” signal from the switch unit 6) is issued to the second buffer 4 when the voltage drops to the limit level determined by the circuit constant of 7.
[0031]
FIG. 8 shows still another embodiment of the present invention. In this example, a circuit composed of a stabilizing circuit section 8, a switch section 6, and a second buffer 4 is provided on the output side of a second comparator 5 in a plurality of stages. They are connected in parallel. Each of the stabilizing circuits 8 has a different delay time, that is, a time from when the “H” signal is input from the second comparator 5 to when the “H” signal is output. The delay time of the stabilizing circuit unit 8 (8-2) in the second stage is longer than that of the circuit unit 8 (8-1), and the delay time of the stabilizing circuit unit 8 is longer as the number of stages is sequentially increased. Is configured.
[0032]
Therefore, when the DC level of the H sink becomes a certain level lower than the clamp level, the second buffer 4 (4-1) of the first stage operates, and when the DC level becomes lower than that, the second buffer 4 (2) of the second stage becomes lower. As (4-2) operates, the second buffer 4 of each stage operates sequentially as the DC level of the H sink decreases. That is, the lower the DC level of the H sink, the greater the number of operating second buffers 4. This means that the power of the second buffer 4 changes according to the DC level of the H sink, so that the DC level can be quickly restored without waste. The power (size) of the second buffer 4 in each stage may be different from each other, and for example, the second buffer 4 may be configured such that the power increases as the number of stages increases.
[0033]
As described above, in addition to the above-described examples, the stabilizing circuit units 7 and 8 combine a counter and a comparator, and output a signal “H” from the comparator when the counter “H” is input and then counted up. Or a combination of an integrator with reset and a comparator. When an integrator with reset is used, the input signal of the integrator is integrated, and when the integrated value exceeds a predetermined value, for example, a signal “H” is output from the comparator and the input signal is equal to or less than a certain value. In this case, the integrator may be configured to be reset when the signal becomes. In this case, the present invention is also applied to a system using a signal processing unit that outputs an analog signal instead of using the A / D converter 2. Can be.
[0034]
Here, using the circuit shown in FIG. 1 according to the embodiment of the present invention and the conventional circuit shown in FIG. 11, when a DC bounce signal is input and a 0% black screen is switched to a 100% white screen. Voltage waveforms at the node Vin are shown in FIGS. 9A and 9B, respectively. Although the space between the upper and lower lines is outlined, in reality, the video signal composed of the H sync and the image information signal is continuous and is filled on the recorder. As can be seen from this result, it takes about 70 ms to recover after the DC level of the video signal has suddenly dropped, but in FIG. 9A, it takes only several ms. I don't need it.
[0035]
(Embodiment 2) Next, FIG. 10 shows a circuit for rapidly bringing the DC level of the H sink into the input range when the DC level of the H sink exceeds the upper limit of the input range of the A / D converter 2. It will be described with reference to FIG. In this embodiment, there is provided a third comparator 51 which is a third comparator for comparing the digital signal with a limit code (upper limit code) corresponding to the upper limit of the input range. Is connected through a duration monitoring unit 52 and a switch unit 53 to the gate of an N-channel transistor 9 serving as a third buffer, which is a discharging unit. As the switch section 53, for example, a circuit similar to the circuit shown in FIG. 2 described above can be used, and an example thereof is shown in FIG. In FIG. 11, 65 is an N-channel transistor, 66 is an analog switch, 67 is a constant current source, and 68 is an N-channel transistor. In each case, the digital signal rises and the negative input terminal of the third comparator 51 Becomes large, a signal of "L" is output, the transistor 65 is turned off, the analog switch 66 is turned on, and the third buffer 9 is turned on.
[0036]
Here, the first buffer 3 constitutes a first current supply unit by the transistors 31 and 32, but also constitutes a discharge unit for discharging the electric charge of the capacitor 1 to the ground by the transistors 33 and 34. The discharge unit in this example corresponds to a first discharge unit in the claims. The first discharging section performs a discharging operation based on the "L" signal which is the second drive signal output from the first comparator 21. The transistor 9 serving as a third buffer discharges the electric charge of the capacitor 1 to the ground when it is turned on. In this example, the transistor 9 corresponds to a second discharging part in the claims.
[0037]
The upper limit code is set to, for example, "256" which is a digital value corresponding to the upper limit of the input range, and is input to the negative input terminal of the third comparator 51. Therefore, when the output signal (digital signal) of the A / D converter 2 exceeds "256", the third comparator 51 outputs the fourth drive signal "L". The duration monitoring unit 52 monitors whether or not the fourth drive signal has been continuously generated for a period longer than the period (generation period) of the H sync, and has been generated for a period longer than the period of the H sink. Then, the fourth drive signal is output to the switch unit 53. The switch unit 53 is not necessarily required on the circuit diagram since the transistor 9 may be driven by the output from the duration monitoring unit 52. However, in actual design, for example, the output from the duration monitoring unit 52 , A transistor (not shown) is driven based on the above, and a voltage is applied to the gate of the transistor 9 from a bias power supply.
[0038]
When the transistor 9 serving as the third buffer is turned on, the charge of the comparator 1 is discharged to the ground, and the voltage of the node Vin is reduced. Therefore, in a simple configuration in which the transistor 9 is turned on when the digital signal exceeds a limit code, eg, "256", which is the upper limit of the input range, the H sink is held at the clamp level, but the level of the pixel information signal is maintained. Also exceeds the upper limit level, the transistor 9 is turned on, and the H sink decreases.
[0039]
FIG. 12A shows the length (TH) of one cycle of the H sync, and FIG. 12B shows a state where the pixel information signal exceeds the upper limit of the input range. As shown in FIG. 12C, when the H sink exceeds the upper limit of the input range, the fourth drive signal from the third comparator 51 always continues for a longer time than the TH, so that the duration monitoring is performed. The unit 52 monitors whether or not the fourth drive signal has continued for a longer time than the TH in order to distinguish whether the H sink is rising or only the pixel information signal is rising. ing. The set value of the duration may be TH or more, and is appropriately determined according to the system or the like.
[0040]
In addition, the duration monitoring unit 52 issues an output signal when the fourth drive signal is input for a set time or more (in this case, the output signal becomes a fourth drive signal), and the input of the fourth drive signal is What is necessary is that the output signal also disappears when the signal disappears. For example, the circuit shown in FIG. 5 described above may be used, or a counter may be used.
[0041]
FIG. 13 shows a state in which the H sink exceeds the upper limit of the input level, for example, when the power is turned on or the screen is switched, and at that time, the circuit of FIG. 10 operates to lower the voltage of the node Vin. If the H sink exceeds the upper limit of the input level and the third comparator 51 outputs a signal of “H” for a time equal to or longer than TH and the third buffer (transistor) 9 is turned on at time t0, the comparator 1 The electric charge is discharged to the ground through the third buffer 9, and the voltage of the node Vin drops rapidly. When the voltage of the node Vin falls below the upper limit of the input level, that is, when the digital signal falls below the limit code “256”, the third buffer 9 is turned off, and the normal discharging operation, that is, the discharging is performed through the first buffer 3. . In this example, the third comparator 51, the duration monitoring unit 52, and the switch unit 53 constitute an operation circuit unit for discharging.
[0042]
According to this embodiment, when the H sink exceeds the upper limit level of the input range, in addition to the discharging operation by the first buffer 3, the discharging operation by the third buffer 9 is performed. As can be seen from the test results shown, the time T1 required for the H sink to return to within the input range is reduced from 70 ms in the related art to several ms, and image disturbance can be suppressed.
[0043]
Further, in the present invention, as shown in FIG. 15, a circuit composed of a duration monitoring unit 52, a switch unit 53, and a third buffer 9 may be connected in parallel to a plurality of stages on the output side of the third comparator 51. In this case, the setting time of the second-stage duration monitoring unit 52-2 is set longer than that of the first-stage duration monitoring unit 52-1 so that the setting time becomes longer as the number of stages sequentially increases. .
[0044]
According to such a configuration, there are the following advantages. That is, as shown in FIG. 16, when switching from the screen A to another screen B (t0 is at the time of switching), the H sync exceeds the upper limit of the input range in the screen A, but only the pixel information signal in the screen B Exceeds the upper limit. At this time, the third buffer 9 is turned on at time t1, and if the current is drawn in a large amount, the H sink of the switched screen B becomes lower than the clamp level. In order to avoid such a situation, first, when the H sink exceeds the upper limit by TH in the first stage circuit, a weak current is drawn. For example, when the buffer 9-2 of the third circuit is turned on, the longer the time during which the H sink exceeds the upper limit, the stronger the current is drawn.
[0045]
The power (size) of the third buffer 9 in each stage may be different from each other. For example, the power may be increased as the number of stages increases. If the set value of the duration is set to 2TH instead of the configuration shown in FIG. 16, a one-stage circuit may be used as shown in FIG. It should be decided according to.
[0046]
In the above, the circuit described in the first embodiment is referred to as a lower limit return circuit, and the circuit described in the second embodiment is referred to as an upper limit return circuit. As shown in FIG. , The disturbance of the image can be suppressed regardless of whether the H sink swings to the upper side or the lower side of the input range.
[0047]
【The invention's effect】
As described above, according to the present invention, when an analog signal is subjected to, for example, A / D conversion, even if the DC level of the reference signal in the reference section of the analog signal sharply drops from the clamp level, the analog signal quickly returns to the clamp level. And stabilize. Also, when the DC level of the reference signal in the reference section of the analog signal exceeds the upper limit of the input level of the signal processing unit, for example, the upper limit of the range of the A / D converter, the level quickly returns to a level lower than the upper limit level, Stable signal processing is performed.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
FIG. 2 is a circuit diagram showing another example of the switch unit of the embodiment.
FIG. 3 is a waveform diagram showing a voltage waveform of a node Vin in the embodiment.
FIG. 4 is a circuit diagram showing another example of the first embodiment.
FIG. 5 is a circuit diagram illustrating an example of a stabilizing circuit unit according to the embodiment of FIG. 4;
FIG. 6 is a time chart for explaining the operation of the other example.
FIG. 7 is a circuit diagram showing still another example of the first embodiment.
FIG. 8 is a circuit diagram showing still another embodiment of the present invention.
FIG. 9 is an explanatory diagram for comparing changes in video signals between the clamp device of the present invention and a conventional clamp device.
FIG. 10 is a circuit diagram showing a second embodiment of the present invention.
FIG. 11 is a circuit diagram showing another example of the switch unit of the second embodiment.
FIG. 12 is an explanatory diagram showing that a period during which a digital signal exceeds an upper limit level of an input range is required to be equal to or longer than an H-sync cycle in the second embodiment.
FIG. 13 is a waveform chart for explaining the operation of the second embodiment.
FIG. 14 is an explanatory diagram showing the results of a test performed using the second embodiment.
FIG. 15 is a circuit diagram showing another example of the second embodiment.
FIG. 16 is a waveform chart for explaining an advantage when another example of the second embodiment is used.
FIG. 17 is a circuit diagram showing a circuit obtained by combining the first embodiment and the second embodiment.
FIG. 18 is a waveform diagram showing a video signal.
FIG. 19 is a circuit diagram showing a conventional clamp device.
FIG. 20 is an explanatory diagram showing a DC bounce signal and a voltage of a node Vin of the conventional clamp device.
FIG. 21 is an explanatory diagram showing a voltage at a node Vin with respect to a DC bounce signal when the power of a buffer is increased in a conventional clamp device.
FIG. 22 is an explanatory diagram showing a DC bounce signal and a voltage of a node Vin of the conventional clamp device.
[Explanation of symbols]
1 capacitor
2 Analog / digital converter
21 Digital comparator as first comparison unit
3. Buffer as First Current Supply Unit
4. Buffer as Second Current Supply Unit
5 Digital comparator as second comparison unit
6 Switch section
7 Stabilization circuit
71 Delay circuit
72 AND circuit
8 Stabilization circuit
51 Third Comparator
52 Duration monitoring unit
53 Switch section
9 Third buffer

Claims

Applied to a circuit that inputs an analog signal to a signal processing unit, based on an output signal of the signal processing unit, so that a DC level of a reference signal in a reference section of the analog signal is clamped to a preset clamp level. In a clamp device for feedback controlling a charging voltage of a capacitor on an input side of the signal processing unit,
A first comparing unit that compares an output signal of the signal processing unit with a predetermined clamp level, and outputs a first drive signal when the output signal is lower than the clamp level;
When the first drive signal is input from the first comparison unit, a current is supplied to the capacitor to compensate for the decrease in the reference signal from the clamp level, and the charging voltage of the capacitor is reduced. A first current supply for raising;
An operation circuit for charging that captures an output signal of the signal processing unit and outputs a second drive signal when the output signal is lower than a limit level lower than the clamp level;
A second current supply unit that supplies a current to the capacitor to accelerate a rise in the charging voltage of the capacitor when a second drive signal is input from the operation circuit unit. Clamping device.

The charging operation circuit unit compares the limit level lower than the clamp level with the output signal of the signal processing unit, and outputs a second drive signal when the output signal becomes lower than the limit level. The clamping device according to claim 1, further comprising a comparison unit.

The charging operation circuit unit includes a stabilization circuit unit that supplies the second drive signal to the second current supply unit when the second drive signal output from the second comparison unit continues for a predetermined time. The clamping device according to claim 2, wherein:

The charging operation circuit unit supplies the first drive signal as a second drive signal to the second current supply unit when the first drive signal output from the first comparison unit continues for a predetermined time. The clamping device according to claim 1, further comprising a stabilizing circuit.

A plurality of second current supply units are provided, and the number of the second current supply units to be activated becomes larger as the duration of the state where the output signal of the signal processing unit is lower than the limit level is longer. The clamping device according to claim 1, 2, 3, or 4, wherein:

Applied to a circuit that inputs an analog signal to a signal processing unit, based on an output signal of the signal processing unit, so that a DC level of a reference signal in a reference section of the analog signal is clamped to a preset clamp level. In a clamp device for feedback controlling a charging voltage of a capacitor on an input side of the signal processing unit,
A first comparing unit that compares an output signal of the signal processing unit with a predetermined clamp level, and outputs a third drive signal when the output signal is higher than the clamp level;
When the third drive signal is input from the first comparison unit, a current is released from the capacitor to reduce the amount by which the reference signal has increased from the clamp level, and the charging voltage of the capacitor is reduced. A first discharging unit to be lowered,
The output signal of the signal processing unit is compared with the upper limit level of the input range of the signal processing unit, and when the output signal exceeds the upper limit level and its state continues for a time equal to or longer than the generation cycle of the reference signal, An operating circuit for discharging the driving signal of 4;
A second discharging unit that discharges current from the capacitor in order to accelerate the drop of the charging voltage of the capacitor when a fourth drive signal is input from the operation circuit unit. Clamping device.

The discharge operation circuit section compares the upper limit level of the input range of the signal processing section with the output signal of the signal processing section, and outputs a fourth drive signal when the output signal exceeds the upper limit level. And a duration monitoring unit that applies the fourth drive signal to the second discharge unit when the fourth drive signal output from the third comparison unit continues for a predetermined time. The clamping device according to claim 6, wherein:

A plurality of second discharge units are provided, and the number of the second discharge units to be activated becomes larger as the duration of the state where the output signal of the signal processing unit is higher than the upper limit level is longer. The clamping device according to claim 6 or 7, wherein: