KR0155911B1 - System bus control apparatus - Google Patents

System bus control apparatus

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KR0155911B1 KR1019950037439A KR19950037439A KR0155911B1 KR 0155911 B1 KR0155911 B1 KR 0155911B1 KR 1019950037439 A KR1019950037439 A KR 1019950037439A KR 19950037439 A KR19950037439 A KR 19950037439A KR 0155911 B1 KR0155911 B1 KR 0155911B1
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Abstract

본 발명은 산업용 시스템의 버스제어 장치에 관한 것으로서, 특히 I/O보드와 접속된 시스템 버스제어 장치에 관한 것이다.The present invention relates to a bus control device for an industrial system, and more particularly, to a system bus control device connected to an I / O board.

시스템 버스제어 장치는, 제어보드; I/O보드; 상기 제어보드에서 시스템버스 신호를 인코더하는 제1인코드부; 상기 제1인코더부에서 인코더된 시스템버스 신호를 상기 I/O보드에서 디코드하는 제1디코드부; 상기 제1디코드부에서 디코드된 어드레스버스 신호를 다시 인코드하여 상기 제어보드로 송신하는 제2인코더부; 상기 제2인코더부에서 인코드한 시스템 버스 신호를 디코드하는 제2디코드부; 상기 제어보드의 시스템버스 신호를 유입하여 상기 제2디코드부에서 디코드된 시스템버스 신호와 비교하는 비교부; 상기 비교부에서 시스템버스의 신호의 비교값을 유입하여 시스템버스의 이상 유무를 확인하는 CPU를 포함함을 특징으로 한다. 본 발명에 따른 시스템 버스제어 장치는 어드레스와 데이터를 인코드하여 슬롯을 통하기 때문에 시스템버스의 라인 수를 절감시킨다. 또한, 보다 신속한 시스템버스의 에러 체크를 하는 기능을 제공한다.System bus control apparatus, the control board; I / O board; A first encoder which encodes a system bus signal in the control board; A first decoder for decoding the system bus signal encoded by the first encoder from the I / O board; A second encoder unit which re-encodes the address bus signal decoded by the first decoder unit and transmits the encoded address bus signal to the control board; A second decoder for decoding the system bus signal encoded by the second encoder; A comparison unit for introducing a system bus signal of the control board and comparing the system bus signal with the system bus signal decoded by the second decoder; The comparison unit includes a CPU for checking the abnormality of the system bus by introducing a comparison value of the signal of the system bus. The system bus control apparatus according to the present invention saves the number of lines of the system bus because it encodes an address and data through a slot. It also provides a faster system bus error check.

Description

시스템 버스제어 장치System bus controller

제1도는 종래의 시스템 버스제어를 설명하기 위한 블록도이다.1 is a block diagram for explaining conventional system bus control.

제2도는 본 발명의 시스템 버스제어를 설명하기 위한 블록도이다.2 is a block diagram illustrating the system bus control of the present invention.

본 발명은 산업용 시스템의 버스제어 장치에 관한 것으로서, 특히 I/O 보드와 접속된 시스템 버스제어 장치에 관한 것이다.The present invention relates to a bus control device for an industrial system, and more particularly to a system bus control device connected to an I / O board.

종래의 일반적인 산업용 시스템의 버스제어 장치는 슬롯(slot)에 할당되는 라인의 증가로 인하여 해당 시스템에 맞는 각종 인터럽트 및 시스템 인터페이스 라인의 확장성이 떨어진다.The bus control apparatus of a conventional general industrial system is poor in scalability of various interrupts and system interface lines suitable for a corresponding system due to an increase in a line allocated to a slot.

또한 라인 쇼트 및 오픈 등으로 인한 오동작이 발생하는 문제점이 발생하였다.In addition, there is a problem that a malfunction occurs due to line short and open.

본 발명에서는 상기의 문제점을 해결하고자 창안한 것으로서 시스템 버스라인을 감소시켜 쇼트 및 오픈 등으로 인한 불량의 가능성을 줄이고 예시스템버스에서의 불량을 신속하게 체킹하는 시스템 버스제어 장치를 제공하는데 목적이 있다.In order to solve the above problems, the present invention has been made in an effort to provide a system bus control apparatus which reduces a system bus line to reduce the possibility of a defect due to a short or an open and quickly checks a defect on a yes system bus. .

상기 목적을 달성하기 위한 본 발명에 따른 시스템 버스제어 장치는, 제어보드; I/O 보도; 상기 제어보드에서 시스템버스 신호를 인코더하는 제1인코드부; 상기 제1인코더부에서 인코더된 시스템버스 신호를 상기 I/O보드에서 디코드하는 제1디코드부; 상기 제1디코드부에서 디코드된 어드레스버스 신호를 다시 인코드하여 상기 제어보드로 송신하는 제2인코더부; 상기 제2인코더부에서 인코드한 시스템버스 신호를 디코드하는 제2디코드부; 상기 제어보드의 시스템버스 신호를 유입하여 상기 제2디코드부에서 디코드된 시스템버스 신호와 비교하는 비교부; 상기 비교부에서 시스템버스의 신호의 비교값을 유입하여 시스템버스의 이상 유무를 확인하는 CPU를 포함함을 특징으로 한다.System bus control apparatus according to the present invention for achieving the above object, the control board; I / O coverage; A first encoder which encodes a system bus signal in the control board; A first decoder for decoding the system bus signal encoded by the first encoder from the I / O board; A second encoder unit which re-encodes the address bus signal decoded by the first decoder unit and transmits the encoded address bus signal to the control board; A second decoder for decoding the system bus signal encoded by the second encoder; A comparison unit for introducing a system bus signal of the control board and comparing the system bus signal with the system bus signal decoded by the second decoder; The comparison unit includes a CPU for checking the abnormality of the system bus by introducing a comparison value of the signal of the system bus.

본 발명의 이해를 돕기 위하여 제1도의 종래 시스템 블록도를 설명한다.The conventional system block diagram of FIG. 1 will be described to aid in understanding the present invention.

제1도는 종래의 시스템 버스제어를 설명하기 위한 블록도이다.1 is a block diagram for explaining conventional system bus control.

제1도에서 제어보드(100)내의 CPU(110)에서 어드레스 버스(120)에 어드레스를 출력하여 슬롯(150)을 통해 I/O보드(160)에 전송한다.In FIG. 1, the CPU 110 in the control board 100 outputs an address to the address bus 120 and transmits the address to the I / O board 160 through the slot 150.

또한, CPU(110)에서는 데이터 버스(130)에 데이터를 출력하여 슬롯(150)을 통해 해당 I/O보드(160)에 데이터를 전송한다.In addition, the CPU 110 outputs data to the data bus 130 and transmits the data to the corresponding I / O board 160 through the slot 150.

또한, n개의 시스템 인터페이스 라인(140)은 슬롯(150)을 통해 해당 I/O보드(160)에 제어신호를 보내어 I/O보드(160)내의 도시되지 않은 IC를 액세스한다.In addition, the n system interface lines 140 send control signals to the corresponding I / O board 160 through the slot 150 to access ICs not shown in the I / O board 160.

이때, 제어보드(100)에서 I/O보드(160)의 제어는 제어보드(100)와 슬롯(150)을 통해 연결되는 I/O보드(160)와의 어드레스 및 데이터버스와 시스템 인터페이스라인에 의해 이루어진다.At this time, the control of the I / O board 160 in the control board 100 is controlled by the address and data bus and system interface lines of the I / O board 160 connected through the control board 100 and the slot 150. Is done.

따라서, 종래의 I/O보드(160) 제어 방식은 I/O보드(160)를 제어하기 위하여 어드레스와 데이터 비트의 수만큼 슬롯에 할당되는 라인이 증가하여 인터페이스 라인의 확장성이 떨어지며 또한 라인상에서 쇼트 및 오픈 등의 불량 가능성이 높아지는 문제점이 발생하였다.Therefore, the conventional I / O board 160 control method increases the number of lines allocated to the slot by the number of addresses and data bits to control the I / O board 160, thereby reducing the scalability of the interface line. There is a problem that the probability of failure such as short and open is increased.

제2도는 본 발명에 따른 시스템의 버스제어 장치의 블럭도이다.2 is a block diagram of a bus control apparatus of the system according to the present invention.

제2도에 도시된 시스템의 버스제어 장치는 제어보드(200), CPU(202), 제1인코드부(204), 슬롯(210), 어드레스버스(212), 데이터버스(214), 제1디코드부(216), 제2인코드부(222), 제2인코드부출력버스(228, 230), 제2디코드부(232), 비교기부(238), 시스템 제어버스(244), I/O보드(246)를 포함한다.The bus control apparatus of the system shown in FIG. 2 includes a control board 200, a CPU 202, a first encoder 204, a slot 210, an address bus 212, a data bus 214, 1 decode section 216, 2nd encode section 222, 2nd encode section output buses 228, 230, 2nd decode section 232, comparator section 238, system control bus 244, I / O board 246 is included.

제1인코드부(204)는 CPU(202)에서 출력되는 16비트 어드레스를 유입하여 4비트의 인코드된 어드레스로 인코드하는 제1인코더(206)와 CPU(202)에서 출력되는 16비트 데이터를 유입하여 4비트의 인코드된 데이터로 인코드하는 제2인코더(208)을 포함한다.The first encoder 204 receives the 16-bit address output from the CPU 202 and encodes the 4-bit encoded address into the first encoder 206 and the 16-bit data output from the CPU 202. And a second encoder 208 that encodes the 4-bit encoded data.

제1디코더부(216)는 제1인코더(206)에서 인코드된 4비트 어드레스를 유입하여 16비트 어드레스로 디코드하는 제1디코더(218)와 제2인코더(206)에서 인코드된 4비트 데이터를 유입하여 16비트 데이터로 디코드하는 제2디코더(220)를 포함한다.The first decoder unit 216 receives the 4-bit address encoded by the first encoder 206 and decodes the 16-bit address into the first decoder 218 and the 4-bit data encoded by the second encoder 206. It includes a second decoder 220 to decode the 16-bit data inflow.

제2인코더부(222)는 제1디코더(218)에서 디코드한 16비트 어드레스를 유입하여 인코드하는 제3인코더(224)와 제2디코더(220)에서 디코드한 16비트 데이터를 유입하여 인코드하는 제4인코더(226)를 포함한다.The second encoder unit 222 injects the 16-bit data decoded by the first decoder 218 and 16-bit data decoded by the second encoder 220. A fourth encoder 226 is included.

제2디코더부(232)는 제3인코더(224)에서 인코드된 4비트 어드레스를 유입하여 16비트 어드레스로 디코드하는 제3디코더(234)와 제4인코더(226)에서 인코드된 4비트 데이터를 유입하여 디코드하는 제4디코더(236)을 포함한다.The second decoder unit 232 receives the 4-bit address encoded by the third encoder 224 and decodes the 16-bit address into the third decoder 234 and the fourth encoder 226. It includes a fourth decoder 236 to decode the flow.

비교부(238)느 제3디코더(234)에서 디코드된 16비트 어드레스를 유입하고 CPU(202)에서 출력되는 16비트 어드레스를 유입하여 상기 두 어드레스 각각의 비트 값을 비교하여 출력하는 제1비교기(240)와 제4디코더(234)에서 디코드된 16비트 데이터를 유입하고 CPU(202)에서 출력되는 16비트 데이터를 유입하여 상기 두 데이터 각각의 비트 값을 비교하여 출력하는 제2비교기(242)를 포함한다.The comparator 238 injects the 16-bit address decoded by the third decoder 234 and inputs the 16-bit address output from the CPU 202 to compare and output bit values of each of the two addresses. A second comparator 242 for inputting decoded 16-bit data from the 240 and the fourth decoder 234 and inputting 16-bit data output from the CPU 202 to compare and output bit values of the two data. Include.

제2도의구성에 따른 동작을 살펴보면 제어보드(200)내의 CPU(202)에서 16비트의 어드레스를 출력하면 제1인코더(206)는 16비트 어드레스를 4비트 어드레스로 인코드하여 슬롯(210)을 통해 I/O보드(246)내의 제1디코더(218)로 전송한다.Referring to the operation according to the configuration of FIG. 2, when the CPU 202 in the control board 200 outputs a 16-bit address, the first encoder 206 encodes the 16-bit address into a 4-bit address to insert the slot 210. It transmits to the first decoder 218 in the I / O board 246.

제1디코더(218)는 4비트로 인코드된 어드레스를 유입하여 16비트 어드레스로 디코드한 후 도시되지 않은 메모리 등에 전송하고 한편으로는 제3인코더(224)에 전송한다.The first decoder 218 introduces a 4-bit encoded address, decodes it into a 16-bit address, and transmits the same to a memory, not shown, to the third encoder 224.

제3인코더(224)는 16비트 어드레스를 유입한 후 4비트 어드레스로 인코드하여 슬롯(210)을 통해 제어보드(200)내의 제3디코더(234)로 전송한다.The third encoder 224 receives the 16-bit address, encodes the 4-bit address, and transmits the encoded 4-bit address to the third decoder 234 in the control board 200 through the slot 210.

이때, 제3디코더(234)는 인코드된 4비트 어드레스를 유입하여 16비트 어드레스로 디코드하여 제1비교기(240)로 전송한다. 제1비교기(240)는 제3디코더(234)에서 디코드된 16비트 어드레스를 유입하고 CPU(202)에서 출력되는 16비트 어드레스를 유입하여 상기 두 어드레스 각각의 비트 값을 비교하여 CPU(202)에 출력한다.In this case, the third decoder 234 injects the encoded 4-bit address, decodes the 16-bit address, and transmits the encoded 4-bit address to the first comparator 240. The first comparator 240 flows in the 16-bit address decoded by the third decoder 234 and the 16-bit address output from the CPU 202 to compare the bit values of each of the two addresses to the CPU 202. Output

이때, CPU(202)는 제1비교기(240)에서 비교한 값을 유입하여 어드레스 버스의 이상 유무를 검증한다.At this time, the CPU 202 checks the abnormality of the address bus by introducing the value compared by the first comparator 240.

한편, CPU(202)에서 출력된 16비트 데이터는 제2인코더(208)에서 4비트 데이터로 인코드되어 슬롯(210)을 통해 I/O보드(246)내의 제2디코더(220)로 전송된다.Meanwhile, the 16-bit data output from the CPU 202 is encoded into the 4-bit data by the second encoder 208 and transmitted to the second decoder 220 in the I / O board 246 through the slot 210. .

제2디코더(220)는 4비트로 인코드된 데이터를 유입하여 16비트 데이터로 다시 디코드한 후 도시되지 않은 메모리 등에 전송하고 한편으로는 제4인코더(226)에 전송한다.The second decoder 220 injects data encoded with 4 bits, decodes the data into 16 bits, and transmits the data to a memory, not shown, and the fourth encoder 226.

제4인코더(226)는 16비트 데이터를 유입하여 4비트 데이터로 인코드한 후 슬롯(210)을 통해 제어보드(220)내의 제4디코더(236)로 전송한다.The fourth encoder 226 receives the 16-bit data, encodes the 4-bit data, and transmits the 4-bit data to the fourth decoder 236 in the control board 220 through the slot 210.

이때, 제4디코더(236)는 인코드된 4비트 데이터를 유입하여 16비트 데이터로 디코드한 후 제2비교기(242)로 전송한다. 제2비교기(242)는 제4디코더(236)에서 디코드된 16비트 데이터를 유입하고 CPU(202)에서 출력되는 16비트 데이터를 유입하여 상기 두 데이터 각각의 비트 값을 비교하여 CPU(202)에 출력한다.At this time, the fourth decoder 236 receives the encoded 4-bit data, decodes the 16-bit data, and transmits the 16-bit data to the second comparator 242. The second comparator 242 flows in 16-bit data decoded by the fourth decoder 236 and 16-bit data output from the CPU 202 to compare the bit values of each of the two data to the CPU 202. Output

n개의 시스템 인터페이스 라인(244)는 슬롯(210)을 통하여 제어보드와 I/O 보드간의 인터페이스를 위하여 접속된다.The n system interface lines 244 are connected for the interface between the control board and the I / O board through the slot 210.

CPU(202)는 제1비교기(240)에서 비교한 값을 유입하여 데이터 버스의 이상 유무를 검증한다. 따라서, 슬롯(210)이나 시스템버스에서 쇼트 또는 오픈되는 에러가 발생시에 CPU(202)에서 자동 검지되기 때문에 보다 신속한 불량의 체크가 가능하다.The CPU 202 checks the abnormality of the data bus by introducing the value compared by the first comparator 240. Therefore, since an error that is shorted or opened in the slot 210 or the system bus is automatically detected by the CPU 202, it is possible to check the defect more quickly.

상기 설명한 바와 같이 본 발명에 따른 시스템 버스제어 장치는 어드레스와 데이터를 인코드하여 슬롯을 통하기 때문에 시스템버스의 라인 수를 절감시킬 수 있다.As described above, since the system bus control apparatus according to the present invention encodes an address and data through a slot, the number of lines of the system bus can be reduced.

또한, 보다 신속한 시스템버스의 에러 체크를 하는 기능을 제공한다.It also provides a faster system bus error check.

Claims (6)

시스템 버스제어 장치에 있어서, 제어보드; I/O보드; 상기 제어보드에서 시스템버스 신호를 인코더하는 제1인코드부; 상기 제1인코더부에서 인코더된 시스템버스 신호를 상기 I/O보드에서 디코드하는 제1디코드부; 상기 제1디코드부에서 디코드된 어드레스버스 신호를 다시 인코드하여 상기 제어보드로 송신하는 제2인코더부; 상기 제2인코더부에서 인코드한 시스템버스 신호를 디코드하는 제2디코드부; 상기 제어보드의 시스템버스 신호를 유입하여 상기 제2디코드부에서 디코드된 시스템버스 신호와 비교하는 비교부; 상기 비교부에서 시스템버스의 신호의 비교값을 유입하여 시스템버스의 이상 유무를 확인하는 CPU를 포함함을 특징으로 시스템 버스제어 장치.A system bus control apparatus, comprising: a control board; I / O board; A first encoder which encodes a system bus signal in the control board; A first decoder for decoding the system bus signal encoded by the first encoder from the I / O board; A second encoder unit which re-encodes the address bus signal decoded by the first decoder unit and transmits the encoded address bus signal to the control board; A second decoder for decoding the system bus signal encoded by the second encoder; A comparison unit for introducing a system bus signal of the control board and comparing the system bus signal with the system bus signal decoded by the second decoder; And a CPU for checking whether there is an abnormality in the system bus by introducing a comparison value of a signal of the system bus from the comparison unit. 제1항에 있어서, 상기 제1인코드부는 상기 CPU에서 출력되는 어드레스를 인코드하는 제1인코더와 상기 CPU에서 출력되는 데이터를 인코드하는 제2인코더를 포함함을 특징으로 하는 시스템 버스제어 장치.The apparatus of claim 1, wherein the first encoder comprises a first encoder for encoding an address output from the CPU and a second encoder for encoding data output from the CPU. . 제1항에 있어서, 상기 제1디코드부는 상기 제1인코드부에서 인코드하여 전송한 어드레스와 데이터를 각 각 디코드하는 제1디코더와 제2디코더를 포함함을 특징으로 하는 시스템 버스제어 장치.The system bus control apparatus according to claim 1, wherein the first decoder comprises a first decoder and a second decoder for decoding the address and the data encoded by the first encoder. 제1항에 있어서, 상기 제2인코드부는 상기 제1디코드부에서 디코드한 어드레스와 데이터를 각 각 인코드하는 제3인코더와 제4인코더를 포함함을 특징으로 하는 시스템 버스제어 장치.The apparatus of claim 1, wherein the second encoder comprises a third encoder and a fourth encoder for encoding the address and the data decoded by the first decoder. 제1항에 있어서, 상기 제2디코드부는 상기 제2인코드부에서 인코드하여 전송한 어드레스와 데이터를 각 각 디코드하는 제3디코더와 제4디코더를 포함함을 특징으로 하는 시스템 버스제어 장치.The system bus control apparatus according to claim 1, wherein the second decoder comprises a third decoder and a fourth decoder for decoding the address and the data encoded and transmitted by the second encoder. 제1항에 있어서, 상기 비교부는 상기 제2 디코드부에서 디코드된 어드레스와 데이터를 유입하여 상기 CPU에서 출력되는 어드레스와 데이터를 각 각 비교하는 제1비교기와 제2비교기를 포함함을 특징으로 하는 시스템 버스제어 장치.The apparatus of claim 1, wherein the comparator comprises a first comparator and a second comparator configured to compare the address and data output from the CPU by introducing an address and data decoded by the second decoder. System bus control unit.
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