KR0155903B1 - Method for manufacturing capacitor of semiconductor device - Google Patents
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Abstract
반도체 장치의 커패시터 제조방법이 개시되어 있다. 본 발명은 반도체 장치의 커패시터 제조방법에 있어서, 비정질 실리콘으로 이루어진 하부전극을 형성하는 제1단계, 상기의 하부전극이 형성된 결과물 전면에 제1 실리콘 소오스 기체를 반응시켜 HSG-Si 종자를 형성하는 제2단계 및 상기의 HSG-Si 종자가 형성된 결과물을 상기의 제1 실리콘 소오스 기체보다 반응성이 낮은 제2 실리콘 소오스 기체와 반응시켜 상기 하부전극 표면에 형성된 HSG-Si 종자를 성장시키는 제3단계를 구비하여, 상기 하부 전극 표면에 요철 형태를 갖는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법을 제공한다. 본 발명에 의하면 커패시턴스를 증가 시켰을 뿐만 아니라 선택성 상실의 효과를 억제할 수 있다.Disclosed is a method of manufacturing a capacitor of a semiconductor device. The present invention provides a method of manufacturing a capacitor of a semiconductor device, the method comprising: forming a HSG-Si seed by reacting a first silicon source gas on the entire surface of a resultant material in which the lower electrode is formed of amorphous silicon; Step 2 and a third step of growing the HSG-Si seeds formed on the surface of the lower electrode by reacting the product formed with the HSG-Si seeds with a second silicon source gas that is less reactive than the first silicon source gas The present invention provides a capacitor manufacturing method of a semiconductor device, characterized in that the lower electrode surface has an uneven shape. According to the present invention, not only can the capacitance be increased, but the effect of the loss of selectivity can be suppressed.
Description
제1도 내지 제4도는 종래의 커패시터의 하부전극을 제조하는 방법을 설명하기 위한 단면도들이다.1 to 4 are cross-sectional views illustrating a method of manufacturing a lower electrode of a conventional capacitor.
제5도 내지 제8도는 본 발명의 실시예에 따른 커패시터의 하부전극을 제조하는 방법을 설명하기 위한 단면도들이다.5 to 8 are cross-sectional views illustrating a method of manufacturing a lower electrode of a capacitor according to an embodiment of the present invention.
본 발명은 반도체 장치의 커패시터 제조방법에 관한 것으로, 특히 이종 기체를 이용한 요철형 실리콘 전극의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, to a method of manufacturing an uneven silicon electrode using a heterogeneous gas.
메모리 셀의 면적 감소에 따른 셀 커패시턴스 감소는 DRAM(Dynamic Random Access Memory)의 집접도 증가에 심각한 장애 요인이 된다. 이러한 셀 커패시턴스의 감소는 메모리 셀의 독출 능력을 저하시키고 소프트 에러율을 증가시킬 뿐 만 아니라 저전압에서의 소자동작을 어렵게 만든다. 따라서 반도체 메모리 장치의 고집적화를 위해서는 상기 셀 커패시턴스의 감소는 반드시 해결되어야 하는 문제이다.The decrease in cell capacitance due to the reduction of the area of memory cells is a serious obstacle to increasing the degree of integration of the dynamic random access memory (DRAM). This reduction in cell capacitance not only degrades the readability of the memory cell, increases the soft error rate, but also makes device operation difficult at low voltages. Therefore, in order to achieve high integration of the semiconductor memory device, the reduction of the cell capacitance must be solved.
통상 약 1.5㎛²의 메모리 셀 면적을 가지는 64Mb DRAM에 있어서, 일반적인 2차원적인 스택형 메모리셀을 사용한다면 오산화 탄탈륨(Ta2O5)과 같은 고유전율의 물질을 사용하더라도 충분한 커패시턴스를 얻기가 힘들다. 따라서 최근에는 3차원적 구조의 커패시터를 제안하여 셀 커패시턴스의 증가를 도모하고 있다. 후지쯔(Fujisu)사의 핀 구조(Fin Structure) 하부전극, 도시바(Toshiba)사의 박스구조(Box Structure) 하부전극 및 미쯔비시(Mitsubishi)사의 원통구조(Cylindrical Structure) 하부전극 등이 그 주류를 이루고 있다. 그러나 3차원 구조의 커패시터는 공정의 복잡성과 결함발생의 한계로 인해 사용하기가 어려워졌다. 또한 현재에는 커패시터의 용량을 증대시키기 위해 고유전막에 대한 접근이 시도되고 있으나 아직 실용화에는 많은 문제점을 갖고 있다. 이에 최근에는 커패시턴스를 증대시키기 위한 방법으로 국소면적을 증가시키는 요철형 실리콘 하부전극의 형성방법을 도입하게 되었다.In 64Mb DRAM, which typically has a memory cell area of about 1.5 µm², it is difficult to obtain sufficient capacitance even when using a high-k dielectric material such as tantalum pentoxide (Ta 2 O 5 ) when using a typical two-dimensional stacked memory cell. . Therefore, in recent years, a capacitor having a three-dimensional structure has been proposed to increase cell capacitance. Fujisu's Fin Structure bottom electrode, Toshiba's Box Structure bottom electrode and Mitsubishi's Cylindrical Structure bottom electrode are the mainstream. However, three-dimensional capacitors are difficult to use due to the complexity of the process and the limitation of defects. In addition, the approach to the high-k dielectric film is attempted to increase the capacity of the capacitor, but there are still many problems in practical use. Recently, as a method for increasing capacitance, a method of forming a concave-convex silicon lower electrode to increase a local area has been introduced.
그 대표적인 예로서는 HSG-Si(Hemispherical Grained Si)을 실리콘 하부전극에 적용한 방법을 들 수 있다.A representative example thereof is a method in which HSG-Si (Hemispherical Grained Si) is applied to a silicon lower electrode.
HSG-Si은 비정질 실리콘이 다결정 실리콘으로 상 변태하는 과정에서 발생하는 특이한 물리적 현상을 이용한 것으로서, 기판에 비정질 실리콘을 증착한 후 열을 가하면 상기 비정질 실리콘은 미세한 반구모양의 그레인들을 형성하여 표면에 기복을 가지면서 다결정 실리콘으로 상변태를 하게 된다. 이러한 변태과정을 통하여 상기 기복을 갖는 표면은 평평한 표면보다 2∼3배의 표면적 증가를 가져오게 된다.HSG-Si is a unique physical phenomenon that occurs during the phase transformation of amorphous silicon into polycrystalline silicon, and when amorphous silicon is deposited on a substrate and heat is applied, the amorphous silicon forms fine hemispherical grains and undulates on the surface. It has a phase transformation to polycrystalline silicon with. Through this transformation process, the undulating surface has an increase in surface area of 2 to 3 times that of the flat surface.
현재, HSG-Si에 의해 요철형 실리콘 전극을 얻는 공정은 ⅰ) 비정질 실리콘에서 폴리실리콘으로 상변태하는 온도에서 실리콘을 화학기상증착하는 방법, ⅱ) 자연 산화막이 없는 비정질 실리콘을 고진공에서 어닐링하는 방법, ⅲ) SiH4나 Si2H6기체를 이용한 저압화학기상증착(LPCVD) 방법 또는 SiH4나 Si2H6분자를 빔(beam)형태로 비정질 실리콘에 방사(irradiation)하는 방법에 의한 HSG-Si 종자 형성법(seeding method) 등을 이용한 것이 개발되어 있다.At present, the process of obtaining the uneven silicon electrode by HSG-Si includes: i) chemical vapor deposition of silicon at a temperature of phase transformation from amorphous silicon to polysilicon; ii) annealing of amorphous silicon without a natural oxide film at high vacuum; Iii) HSG-Si by low pressure chemical vapor deposition (LPCVD) using SiH 4 or Si 2 H 6 gas or by irradiating SiH 4 or Si 2 H 6 molecules to amorphous silicon in the form of a beam. What has been developed using a seeding method or the like has been developed.
상기 방법 중에서 핵 형성법을 실리콘 전극에 적용하는 경우, 실리콘 전극의 표면적이 효과적으로 증가됨이 보고된 바 있다[참조문헌 : H. Watanabe et al., A New Cylindrical Capacitor Using Hemispherical Grained Si(HSG-Si) for 256Mb DRAMs in IEDM 92, pp.259∼262].It has been reported that the surface area of the silicon electrode is effectively increased when the nucleation method is applied to the silicon electrode among the above methods [H. Watanabe et al., A New Cylindrical Capacitor Using Hemispherical Grained Si (HSG-Si) for 256 Mb DRAMs in IEDM 92, pp. 259-262].
제1도 내지 제4도는 상술한 종래의 커패시터의 하부전극을 제조하는 방법을 설명하기 위한 단면도들이다.1 to 4 are cross-sectional views illustrating a method of manufacturing the lower electrode of the conventional capacitor described above.
제1도는 비정질 실리콘으로 형성된 원통형 실리콘 하부전극(40)을 형성하는 단계를 도시한 것이다. 먼저, 반도체 기판(10) 상에 절연막을 형성한 후, 사진/식각공정에 의해 상기 절연막을 패터닝함으로써 상기 반도체 기판(10)의 소정 영역을 노출시키는 콘택홀을 형성함과 동시에 절연막 패턴(20)을 형성한다. 다음에 상기 콘택홀을 채우면서 상기 결과물 전면에 커패시터의 하부전극으로 사용될 비정질 실리콘막을 증착한 후 상기 비정질 실리콘 막 상에 후속공정의 하부전극을 형성하기 위한 포토레지스트막 패턴을 형성한다. 상기 포토레지스트막 패턴의 양 측벽에 산화막으로 스페이서를 형성하고, 상기 스페이서와 포토레지스트막 패턴을 마스크로 하여, 표면에 노출된 하부전극용 비정질 실리콘막을 일부 식각함으로써, 실린더의 외부를 한정짓는 비정질 실리콘막 패턴을 형성한다. 그리고, 상기 포토레지스트막 패턴을 제거하고 상기 스페이서를 마스크로 하여, 상기 비정질 실리콘막 패턴을 실린더 외부의 절연막(20)이 노출되도록 이방성 식각함으로써, 인접한 하부전극용 실리콘막 패턴과 차단되도록 하고 원통형 실리콘막 패턴을 형성한다. 그리고 상기 스페이서를 제거하여 원통형 실리콘 하부전극(40)을 형성한다.FIG. 1 illustrates a step of forming a cylindrical silicon lower electrode 40 formed of amorphous silicon. First, after forming an insulating film on the semiconductor substrate 10, by forming a contact hole for exposing a predetermined region of the semiconductor substrate 10 by patterning the insulating film by a photo / etching process, the insulating film pattern 20 To form. Next, an amorphous silicon film to be used as the lower electrode of the capacitor is deposited on the entire surface of the resultant while filling the contact hole, and then a photoresist film pattern for forming a lower electrode of a subsequent process is formed on the amorphous silicon film. Amorphous silicon is formed on both sidewalls of the photoresist film pattern, and the silicon and the photoresist film pattern are used as masks to partially etch the amorphous silicon film for the lower electrode exposed on the surface, thereby limiting the outside of the cylinder. A film pattern is formed. By removing the photoresist pattern and using the spacer as a mask, the amorphous silicon film pattern is anisotropically etched to expose the insulating film 20 outside the cylinder, thereby blocking the silicon film pattern for the adjacent lower electrode and blocking the cylindrical silicon. A film pattern is formed. The spacer is removed to form a cylindrical silicon lower electrode 40.
제2도는 HSG-Si 종자(50, 60)를 형성하는 단계를 도시한 것이다. 구체적으로 상기 원통형 실리콘 하부전극(40)의 자연 산화막을 묽은 HF용액으로 에칭하여 제거한 후에 실리콘 소오스 기체를 이용하여 저압화학기상증착 방법으로 상기의 HSG-Si 종자(50, 60)를 형성한다. 여기서 상기 실리콘 소오스 기체는 SiH4, Si2H6가 일반적으로 사용된다.2 shows the steps of forming HSG-Si seeds 50, 60. Specifically, the HSG-Si seeds 50 and 60 are formed by low pressure chemical vapor deposition using a silicon source gas after the natural oxide film of the cylindrical silicon lower electrode 40 is removed by etching with dilute HF solution. As the silicon source gas, SiH 4 and Si 2 H 6 are generally used.
제3도는 상기의 HSG-Si 종자(50, 60)형성 시 사용하였던 실리콘 소오스 기체와 동일한 기체를 사용하여 저압화학기상증착 방법으로 HSG-Si(85, 95)을 형성하는 단계를 도시한 것이다. 여기서, 반응성이 작은 SiH4기체만을 사용하여 상기 HSG-Si(85, 95)을 형성시키는 경우에는 원하는 만큼 표면적의 증가를 가져오는 HSG-Si를 얻기 위하여는 상당한 증착시간이 요구되므로 선택성 상실이 발생되기 쉽다. 이 경우 증착시간을 줄이기 위해서 온도를 증가시키면 상기 비정질 실리콘 하부전극(40)이 결정화가 되어 하부전극의 실리콘이 상기 HSG-Si 종자(50)로 이동하지 못하여 단지 SiH4기체에 의해 상기 HSG-Si 종자(50)가 성장하므로 원하는 만큼의 표면적의 증가를 가져오는 HSG-Si을 얻을 수 없다. 한편, 반응성이 큰 Si2H6기체만을 사용하여 상기 HSG-Si(85, 95)을 형성시키는 경우에는 짧은 시간에도 충분한 크기의 HSG-Si 종자를 형성시킬 수 있으나 증착시간이 경과할 수록 선택성 상실이 발생한다. 또한 상기 Si2H6기체는 반응성이 매우 크므로 결정질의 상기 HSG-Si 종자(50)에 실리콘이 증착되는 속도와 상기 비정질 실리콘 하부전극(40)의 표면에 실리콘이 증착되는 속도의 차이가 크지 않아서 원하는 표면적을 갖는 요철을 얻을 수 없다. 따라서 근본적으로 상기의 Si2H6기체만을 사용하여 HSG-Si을 형성하는 경우는 상기 절연막(20) 표면의 HSG-Si(95)에 의하여 선택성 상실을 방지할 수 없을 뿐만 아니라 원하는 만큼의 표면적의 증가를 가져오는 HSG-Si(85)을 얻을 수 없다.FIG. 3 illustrates a step of forming HSG-Si (85, 95) by a low pressure chemical vapor deposition method using the same gas as the silicon source gas used in forming the HSG-Si seeds (50, 60). Here, in the case of forming the HSG-Si (85, 95) using only SiH 4 gas having a low reactivity, loss of selectivity occurs because a considerable deposition time is required to obtain HSG-Si which increases the surface area as desired. Easy to be In this case, when the temperature is increased to reduce the deposition time, the amorphous silicon lower electrode 40 becomes crystallized, and thus the silicon of the lower electrode cannot move to the HSG-Si seed 50, but only by the HSG-Si by the SiH 4 gas. As the seed 50 grows, it is not possible to obtain HSG-Si which results in an increase in the desired surface area. On the other hand, when the HSG-Si (85, 95) is formed using only highly reactive Si 2 H 6 gas can form HSG-Si seeds of sufficient size even in a short time, but the selectivity is lost as the deposition time passes This happens. In addition, since the Si 2 H 6 gas is very reactive, the difference between the rate of deposition of silicon on the crystalline HSG-Si seed 50 and the rate of deposition of silicon on the surface of the amorphous silicon lower electrode 40 is large. As a result, unevenness having a desired surface area cannot be obtained. Therefore, in the case of forming HSG-Si using only the Si 2 H 6 gas, it is not possible to prevent loss of selectivity by HSG-Si 95 on the surface of the insulating film 20 as well as to reduce the surface area of the desired surface area. It is not possible to obtain HSG-Si 85 which results in an increase.
제4도는 상기 실시예에 의한 요철형 실리콘 하부전극의 제조공정의 제1도 및 제3도의 공정을 나타낸 시간-온도 그래프이다. 참조부호 A는 실리콘 소오스 기체를 이용하여 상기 HSG-Si 종자(50, 60)를 형성하는 공정과정, 참조부호 B는 상기 HSG-Si 종자(50, 60) 형성시 사용하였던 실리콘 소오스 기체와 동일한 기체를 사용하여 저압화학기상증착 방법으로 상기의 HSG-Si (85, 95)을 형성하는 공정과정을 나타낸다.4 is a time-temperature graph showing the processes of FIGS. 1 and 3 of the manufacturing process of the uneven silicon lower electrode according to the embodiment. Reference numeral A denotes a process of forming the HSG-Si seeds 50 and 60 by using a silicon source gas, and reference numeral B denotes the same gas as the silicon source gas used when the HSG-Si seeds 50 and 60 are formed. It shows the process of forming the HSG-Si (85, 95) by the low pressure chemical vapor deposition method using.
이어서, 도시하지는 않았지만 상기의 결과물 전면에 캐패시터의 유전막을 증착하고, 소정의 열처리를 한 후 도전막으로 커패시터의 상부전극을 형성하여 커패시터를 완성한다.Subsequently, although not shown, a dielectric film of a capacitor is deposited on the entire surface of the resultant, and after a predetermined heat treatment, a capacitor upper electrode is formed of a conductive film to complete the capacitor.
상술한 바와 같이, 동일한 기체를 이용하여 HSG-Si을 형성하는 종래의 커패시터의 하부 전극을 제조하는 방법의 경우, 원하는 표면적 증가를 가져오는 HSG-Si을 얻기 위해서는 상기 절연막(20) 표면의 HSG-Si(95)에 의해 선택성 상실(selectivity loss)이 발생하여 인접 커패시터 간의 단락(short)에 의한 소자동작 불량현상이 나타나게 된다.As described above, in the method of manufacturing the lower electrode of the conventional capacitor which forms HSG-Si using the same gas, in order to obtain HSG-Si which brings about the desired surface area increase, HSG- on the surface of the insulating film 20 is obtained. Selectivity loss occurs due to Si 95, resulting in poor device operation due to a short between adjacent capacitors.
따라서, 본 발명의 목적은 이종기체를 사용하여 HSG-Si을 형성시킴으로써 선택성 상실이 억제된 요철형 실리콘 하부전극의 제조방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a method of manufacturing an uneven silicon bottom electrode in which selectivity loss is suppressed by forming HSG-Si using heterogeneous gases.
상기의 목적을 달성하기 위하여 본 발명은, 반도체 장치의 커패시터 제조방법에 있어서, 비정질 실리콘으로 이루어진 하부전극을 형성하는 제1단계; 상기의 하부전극이 형성된 결과물에 제1 실리콘 소오스 기체를 반응시켜 상기 하부전극 표면에 HSG-Si 종자를 형성하는 제2단계; 및 상기의 HSG-Si 종자가 형성된 결과물을 상기의 제1 실리콘 소오스 기체보다 반응성이 낮은 제2 실리콘 소오스 기체와 반응시켜 상기 하부전극 표면에 형성된 HSG-Si 종자를 성장시키는 제3단계를 구비하여, 상기 하부 전극 표면에 요철 형태를 갖는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법을 제공한다.In order to achieve the above object, the present invention is a capacitor manufacturing method of a semiconductor device, the first step of forming a lower electrode made of amorphous silicon; A second step of forming HSG-Si seeds on the surface of the lower electrode by reacting a first silicon source gas with the resultant on which the lower electrode is formed; And a third step of reacting the resultant product of the HSG-Si seed with a second silicon source gas having a lower reactivity than the first silicon source gas to grow HSG-Si seeds formed on the lower electrode surface. Provided is a capacitor manufacturing method of a semiconductor device, characterized in that the lower electrode surface has an uneven shape.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;
제5도 내지 제8도는 본 발명의 실시예에 따른 요철형 실리콘 하부전극의 제조공정을 나타낸 단면도들이다.5 to 8 are cross-sectional views illustrating a manufacturing process of an uneven silicon lower electrode according to an exemplary embodiment of the present invention.
여기에서 제1도 내지 제4도에서와 동일한 참조번호로 도시한 부분은 동일물질을 나타낸다.Here, the parts shown by the same reference numerals as in FIGS. 1 to 4 denote the same material.
제5도는 비정질 실리콘으로 형성된 원통형 실리콘 하부전극(40)을 제조하는 방법을 설명하기 위한 단면도들이다. 여기서 상기 하부전극(40)을 형성하는 방법은 제1도에서 설명한 종래의 커패시터 하부전극을 제조하는 방법과 동일하다.5 is a cross-sectional view illustrating a method of manufacturing the cylindrical silicon lower electrode 40 formed of amorphous silicon. The method of forming the lower electrode 40 is the same as the method of manufacturing the conventional capacitor lower electrode described with reference to FIG. 1.
제6도는 HSG-Si 종자(70)가 형성되는 단계를 도시한 것이다. 구체적으로, 상기의 하부전극(40) 표면에 형성된 자연 산화막을 묽은 HF용액으로 에칭하여 제거한다. 다음에, 상기 결과물을 제1 실리콘 소오스 기체와 반응시켜 상기 하부전극(40) 표면에 HSG-Si을 형성한다. 상기의 제1 실리콘 소오스 기체는 Si2H6,Si3H8및 Si4H10의 기체군 중에서 선택된 어느 하나인 것이 바람직하다. 상기 제1 실리콘 소오스 기체를 이용할 경우에는 비정질 실리콘 표면에서 HSG-Si 종자를 형성시키기 위한 잠복기(incubation time)가 매우 짧다. 따라서 상기 절연막(20) 표면에는 HSG-Si 종자가 형성되지 않고, 상기 비정질 실리콘 하부전극(40) 표면에만 상기 HSG-Si 종자(70)를 형성시킬 수 있다. 이 때, 제2 실리콘 소오스 기체로서 Si2H6기체를 사용할 경우에는 HSG-Si 종자의 크기는 지름이 100∼150Å 정도가 바람직하다. 또한 상기 원통형 실리콘 하부전극(40) 전 표면에 상기 HSG-Si 종자(70)를 형성시키기 위하여 저압화학기상증착 방법으로 상기 HSG-Si 종자(70)를 형성하는 것이 바람직하다.6 shows the steps in which the HSG-Si seeds 70 are formed. Specifically, the native oxide film formed on the surface of the lower electrode 40 is removed by etching with dilute HF solution. Next, the resultant is reacted with the first silicon source gas to form HSG-Si on the surface of the lower electrode 40. The first silicon source gas is preferably any one selected from the group of gases Si 2 H 6 , Si 3 H 8, and Si 4 H 10 . In the case of using the first silicon source gas, the incubation time for forming HSG-Si seeds on the amorphous silicon surface is very short. Therefore, the HSG-Si seed is not formed on the surface of the insulating film 20, and the HSG-Si seed 70 may be formed only on the surface of the amorphous silicon lower electrode 40. In this case, when Si 2 H 6 gas is used as the second silicon source gas, the size of the HSG-Si seed is preferably about 100 to 150 mm 3 in diameter. In addition, in order to form the HSG-Si seed 70 on the entire surface of the cylindrical silicon lower electrode 40, it is preferable to form the HSG-Si seed 70 by a low pressure chemical vapor deposition method.
제7도는 상기의 HSG-Si 종자(70) 형성시 사용하였던 제1 실리콘 소오스 기체보다 반응성이 낮은 제2 실리콘 소오스 기체를 사용하여 비정질 실리콘으로 형성된 원통형 전극에 HSG-Si(105)을 형성하는 단계를 도시한 것이다. 상기의 제2 실리콘 소오스 기체는 SiH4및 SiH2Cl2중에서 선택된 어느 하나인 것이 바람직하다. 상기 제2 실리콘 소오스 기체를 이용하여 HSG-Si을 형성할 경우에는, 상기 비정질 실리콘 하부전극(40) 표면 상에 이미 형성된 상기 HSG-Si 종자(70)는 결정질이기 때문에 상기 비정질 실리콘 하부전극(40)으로부터의 실리콘 이동에 의한 상기 HSG-Si 종자(70)의 성장과 상기 제2 소오스 기체에 의하여 제공되는 실리콘에 의한 HSG-Si 종자(70)의 성장이 동시에 일어난다. 이 때 반응성이 낮은 제2 실리콘 소오스 기체, 예컨데 SiH4기체를 사용한 경우에는 SiH4기체에서 제공되는 실리콘이 상기 HSG-Si 종자(70)에 증착되는 속도가 상기 비정질 실리콘 전극(40)에 증착되는 속도보다 약 3배정도 빠르므로 원하는 만큼의 표면적을 갖는 요철형 실리콘 전극을 얻을 수 있다. 이 때 소요되는 시간이 짧으므로 상기 절연막(20) 표면에는 HSG-Si의 형성을 방지할 수 있다. 상기 원통형 실리콘 하부전극(40) 전 표면에 상기 HSG-Si 종자(70)를 성장시키기 위한 제2 소오스 기체가 도달할 수 있도록 하기 위하여 저압화학기상증착 방법으로 상기 HSG-Si(105)을 형성하는 것이 바람직하다.FIG. 7 illustrates forming HSG-Si 105 on a cylindrical electrode formed of amorphous silicon using a second silicon source gas that is less reactive than the first silicon source gas used to form the HSG-Si seed 70. It is shown. The second silicon source gas is preferably any one selected from SiH 4 and SiH 2 Cl 2 . When HSG-Si is formed using the second silicon source gas, since the HSG-Si seed 70 already formed on the surface of the amorphous silicon lower electrode 40 is crystalline, the amorphous silicon lower electrode 40 The growth of the HSG-Si seed 70 by the silicon migration from the s) and the growth of the HSG-Si seed 70 by the silicon provided by the second source gas simultaneously occur. In this case, when a second silicon source gas having low reactivity is used, for example, SiH 4 gas, the rate at which silicon provided from the SiH 4 gas is deposited on the HSG-Si seed 70 is deposited on the amorphous silicon electrode 40. Since it is about three times faster than the speed, an uneven silicon electrode having the desired surface area can be obtained. Since the time required for this is short, it is possible to prevent the formation of HSG-Si on the surface of the insulating film 20. Forming the HSG-Si 105 by a low pressure chemical vapor deposition method to reach the second source gas for growing the HSG-Si seed 70 on the entire surface of the cylindrical silicon lower electrode 40 It is preferable.
제8도는 상기 본 발명 실시예에 의한 요철형 실리콘 하부전극의 제조공정 중에서 제6 및 제7도의 공정을 나타낸 시간-온도 그래프이다. 참조부호 C는 상기 제1 실리콘 소오스 기체를 이용하여 상기 HSG-Si 종자(70)를 형성하는 공정과정, 참조부호 D는 상기의 HSG-Si 종자(70) 형성시 사용하였던 제1 실리콘 소오스 기체보다 반응성이 낮은 제2 실리콘 소오스 기체를 사용하여 비정질 실리콘으로 형성된 원통형 전극에 HSG-Si(105)을 형성하는 공정과정을 나타낸다.8 is a time-temperature graph showing the processes of FIGS. 6 and 7 in the manufacturing process of the uneven silicon lower electrode according to the embodiment of the present invention. Reference numeral C denotes a process of forming the HSG-Si seed 70 using the first silicon source gas, and reference D denotes a process of forming the HSG-Si seed 70. A process of forming HSG-Si 105 on a cylindrical electrode formed of amorphous silicon using a second silicon source gas having low reactivity is described.
이상, 상술한 바와 같이 본 발명의 실시에에 의하면 비정질 실리콘 전극이 형성된 결과물에 제1 실리콘 소오스 기체를 이용하여 HSG-Si 종자를 형성하고 상기의 HSG-Si 종자가 형성된 결과물에 상기의 제1 실리콘 소오스보다 반응성이 낮은 제2 실리콘 소오스 기체를 사용하여 비정질 실리콘으로 형성된 원통형 전극에 HSG-Si 종자를 성장시켜 요철형 실리콘 전극을 제조함으로써 커패시턴스를 증가 시켰을 뿐만 아니라 선택성 상실의 효과를 억제하였다.As described above, according to the embodiment of the present invention, the first silicon source gas is formed on the resultant product on which the amorphous silicon electrode is formed using the first silicon source gas, and the first silicon is formed on the resultant product on which the HSG-Si seed is formed. Using a second silicon source gas, which is less reactive than the source, HSG-Si seeds were grown on a cylindrical electrode formed of amorphous silicon to prepare an uneven silicon electrode, thereby increasing capacitance and suppressing the effect of loss of selectivity.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.
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