KR100195188B1 - Method for forming semiconductor memory devece - Google Patents
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Abstract
본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 웨이퍼를 반응실 내에 로딩하는 웨이퍼 로딩 단계; 반응실의 온도 및 압력이 다결정실리콘을 도포하여 HSG를 형성하는데 적합한가를 확인하는 반응실 분위기 검사 단계; 상기 반응실의 온도 및 압력의 안정화 단계; 프로세스 가스의 공급에 의한 다결정실리콘을 도포하여 HSG를 형성하기 위한 다결정실리콘 도포 단계; 상기 다결정실리콘 도포후 결과물을 세척하는 세정 단계; 및 반응실의 온도 및 압력을 낮추고 상기 반응실에서 웨이퍼를 꺼내는 웨이퍼 언로딩 단계를 포함하는 반도체 메모리장치의 제조방법에 있어서, 상기 공정단계들 이외에 프로세스 가스의 공급에 의한 다결정실리콘 도포 단계 전에, 반응실의 상태를 프로세스 가스의 공급없이, 일정시간동안 상기 다결정실리콘 도포 단계에서와 같은온도, 같은압력 상태를 유지시켜 반응실 내부의 웨이퍼 표면의 각 부분이 균일한 온도, 균일한 압력상태가 되도록하는 단계인 인큐베이션 단계를 더 포함하는 것을 특징으로 한다.The present invention relates to a method of manufacturing a semiconductor memory device, comprising: a wafer loading step of loading a wafer into a reaction chamber; A reaction chamber atmosphere inspection step of confirming whether the temperature and pressure of the reaction chamber are suitable for applying polycrystalline silicon to form an HSG; Stabilizing the temperature and pressure of the reaction chamber; Polysilicon coating step of applying polycrystalline silicon by supply of process gas to form HSG; A washing step of washing the resultant after the polysilicon coating; And a wafer unloading step of lowering the temperature and pressure of the reaction chamber and removing the wafer from the reaction chamber, wherein the reaction is performed before the polysilicon coating step by supplying a process gas in addition to the process steps. The state of the chamber is maintained at the same temperature and the same pressure state as in the polysilicon coating step for a predetermined time without supplying the process gas so that each part of the wafer surface inside the reaction chamber is at a uniform temperature and a uniform pressure state. It is characterized in that it further comprises an incubation step.
따라서, 본 발명에 따른 반도체 메모리장치는 스토리지전극의 유효면적 증가에 따른 셀캐패시턴스의 증가로 높은 신뢰도를 유지할 수 있다.Therefore, the semiconductor memory device according to the present invention can maintain high reliability by increasing the cell capacitance according to the increase of the effective area of the storage electrode.
Description
제1도는 종래 기술에 따른 HSG를 형성하는 공정단계를 도시한 흐름도.1 is a flow chart showing a process step of forming an HSG according to the prior art.
제2도는 본 발명에 따른 섬형요철 상태의 다결정실리콘층을 형성하는 공정단계를 도시한 흐름도.Figure 2 is a flow chart showing the process step of forming a polysilicon layer of islands and concave-convex state according to the invention.
제3도는 본 발명에 따른 섬형요철 상태의 다결정실리콘층을 형성하는 공정단계를 도시한 그래프.Figure 3 is a graph showing the process step of forming a polysilicon layer of islands and concave-convex state according to the present invention.
제4a도는 내지 제4d도는 본 발명에 따른 반도체메모리장치의 제조방법의 일 실시예를 도시한 공정순서도.4A to 4D are process flowcharts showing one embodiment of a method of manufacturing a semiconductor memory device according to the present invention.
제5a도 내지 제5f도는 본 발명에 따른 반도체메모리장치의 제조방법의 다른 실시예를 도시한 공정순서도.5A through 5F are flowcharts showing another embodiment of the method of manufacturing a semiconductor memory device according to the present invention.
본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 특히 캐패시터의 스토리지전극의 유효면적을 극대화시키기 위한 반도체 메모리장치의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly, to a method of manufacturing a semiconductor memory device for maximizing the effective area of the storage electrode of the capacitor.
반도체 메모리장치는 1970년대 DRAM(Dynamic Random Access Memory)가 개발된 이래 점점 고집적화되어 그 집적도의 증대가 3년마다 약 4배 정도에 이르고 있다. 그러나 집적도의 증가가 4배에 다다르는데 비해 크기의 증가율은 1.4배에 그쳐 결과적으로 1비트당 메모리셀의 면적이 1.3배 축소되어 셀캐패시턴스를 감소시키게 되었다.Since semiconductor random access memory (DRAM) was developed in the 1970s, semiconductor memory devices have been increasingly integrated, and the density thereof has increased about four times every three years. However, the increase in density reached 4 times, but the increase in size was only 1.4 times, resulting in a 1.3 times reduction in the area of memory cells per bit, which reduces cell capacitance.
이러한 셀캐패시턴스의 감소는 신호대 잡음비를 감소시켜 반도체 메모리소자의 회로 동작상의 오류를 발생시키고 패키지의 방사능 물질로부터 방출된 α입자가 실리콘 기판내로 유입되어 반도체 메모리소자내의 정보를 파괴하는 소프트 에러(soft error)의 발생률을 높이게 된다.This reduction in cell capacitance reduces the signal-to-noise ratio, resulting in errors in circuit operation of the semiconductor memory device, and soft errors in which alpha particles emitted from the radioactive material of the package flow into the silicon substrate and destroy information in the semiconductor memory device. Increase the incidence rate.
따라서, 셀캐패시턴스를 증가시키기 위해, 셀캐패시터를 구성하는 스토리지전극의 유효면적을 증가시키기 위한 다양한 방법들이 연구되고 있는데, 크게 스토리지전극의 구조를 개선하는 방법과 스토리지전극을 구성하는 물질 자체의 특성을 이용하는 방법 등 2가지로 분류된다.Therefore, in order to increase the cell capacitance, various methods for increasing the effective area of the storage electrode constituting the cell capacitor have been studied. The method of greatly improving the structure of the storage electrode and the characteristics of the material itself constituting the storage electrode are studied. There are two ways to use.
이중 하나인 스토리지전극의 구조를 개선하는 방법의 대표적인 예로는 후지쯔(Fujitsu)사의 핀구조(Fin Structure), 미쯔비시(Mitsubish)사의 원통구조(Cylindrical Structure), 도시바(Toshiba)사의 박스구조(Box Structure) 등을 꼽을 수 있다.Representative examples of the method of improving the structure of the storage electrode, which is one of them, are Fujitsu Fin Structure, Mitsubishi's Cylindrical Structure, and Toshiba's Box Structure. And the like.
그러나 상기한 스토리지전극의 구조만을 개선하여 셀캐패시턴스를 증가시키고자 하는 시도는 디자인룰의 한계, 복잡한 공정에 의한 에러율의 증가 등으로 인해 그 전망이 불투명하다.However, the attempt to increase the cell capacitance by improving only the structure of the storage electrode is opaque due to the limitation of the design rule and the increase of the error rate due to a complicated process.
이에 비해 스토리지전극을 구성하는 물질 자체의 특성을 이용하는 방법의 대표적인 예로는 HSG(Hemi-Spherical Grain)을 이용하는 방법이 있는데, 이 HSG는 비결정 실리콘에서 다결정실리콘으로 상태천이하는 과정에서 발생하는 특이한 물리적 현상을 이용한 것이다. 반도체기판에 비결정 실리콘을 증착시킨후 열을 가하면 상기 비결정 실리콘은 특정온도, 특정압력에서 미세한 반구 모양의 그레인을 형성하여 울퉁불퉁한 표면을 갖는 다결정실리콘으로 그 상태를 천이하게 되는데 이 울퉁불퉁한 표면은 동일한 면적의 평평한 표면보다 2배의 표면적 증가를 가져온다.In contrast, a representative example of the method of using the characteristics of the material constituting the storage electrode is HSG (Hemi-Spherical Grain), which is an unusual physical phenomenon that occurs during the state transition from amorphous silicon to polycrystalline silicon Will be used. When amorphous silicon is deposited on a semiconductor substrate and heat is applied, the amorphous silicon forms fine hemispherical grains at a specific temperature and a specific pressure, thereby transitioning its state to polycrystalline silicon having an uneven surface. This results in a double surface area increase than the flat surface of the area.
상기 HSG의 제조방법은, 미쯔비시사가 발표한 Fabrication of Storage Capacitance Enhanced Capacitors with a Rough Electrode(Yoshio Hayashide, Hiroshi Miyatake, Junichi Mituhashi, Makoto Hirayama, Takashi Higaki, Haruhiko Abe, 1990, SSDM, pp.869∼872), NEC사가 발표한 A New Stacked Capacitor Structure Using Hemispherical Grain(HSG) Poly-Silicon Electrodes(H. Watanabe, N. Aoto, S. Adachi, T. Ishijima, E. Ikawa, K.Terada, 1990, SSDM, pp.873∼876), 및 오키(Oki)사가 발표한 Rugged Surface Poly-Si Electrode and Low Temperature Deposited Si3N4for 64Mb and beyond STC DRAM Cell(M. Yoshimaru, J. Miyano, N. Inoue, A. Sakamoto, H. Tamura, M. Ino, 1990, IEEE, pp. 659∼662) 등의 논문에 상세하게 설명되어 있으며, 이 HSG를 실제 반도체 메모리장치에 적용시킨 예로는 NEC사가 발표한 A Capacior-Over-Bitline(COB) Cell with A Hemispherical Grain Storage Node for 64Mb DRAMS(M. Sakato, N. Kasai, T. Ishijima, E.Ikawa, H. Watanabe, K. Terada, T. Kikkawa, 1990, IEEE, pp. 655∼658) 논문이 대표적이다.The manufacturing method of the HSG, Fabrication of Storage Capacitance Enhanced Capacitors with a Rough Electrode (Yoshio Hayashide, Hiroshi Miyatake, Junichi Mituhashi, Makoto Hirayama, Takashi Higaki, Haruhiko Abe, 1990, SSDM, pp. 869-872) published by Mitsubishi Corporation , A New Stacked Capacitor Structure Using Hemispherical Grain (HSG) Poly-Silicon Electrodes (H. Watanabe, N. Aoto, S. Adachi, T. Ishijima, E. Ikawa, K. Terada, 1990, SSDM, pp. .873 to 876), and Rugged Surface Poly-Si Electrode and Low Temperature Deposited Si 3 N 4 for 64 Mb and beyond STC DRAM Cell (M. Yoshimaru, J. Miyano, N. Inoue, A.). Sakamoto, H. Tamura, M. Ino, 1990, IEEE, pp. 659 ~ 662), and the like. An example of applying this HSG to a semiconductor memory device is A Capacior-Over published by NEC. Bitline (COB) Cell with A Hemispherical Grain Storage Node for 64 Mb DRAMS (M. Sakato, N. Kasai, T. Ishijima, E. Ikawa, H. Watanabe, K. Terada, T. Kikkawa, 1990, IEEE, pp. 655-658).
제1도는 종래 기술에 따른 HSG를 형성하는 공정단계를 도시한 흐름도로서, 웨이퍼 로딩 단계(wafer loading step)(10)에서는, 먼저 웨이퍼를 반응실(chamber)내에 놓고 5분 내지 20분 동안 반응실의 온도를 올리면서 천천히 펌프(pump)시켜 압력을 조절한다. 반응실 분위기 검사 단계(20)에서는, 5분동안 반응실내의 온도와 압력이 다결정실리콘을 도포하여 HSG를 형성하는데 적당한가를 확인한다.1 is a flow chart showing a process step of forming an HSG according to the prior art, in the wafer loading step 10, the wafer is first placed in a reaction chamber for 5 to 20 minutes. Adjust the pressure by slowly pumping up the temperature. In the reaction chamber atmosphere inspection step 20, it is checked for 5 minutes whether the temperature and pressure in the reaction chamber are suitable for applying polycrystalline silicon to form HSG.
온도 및 압력의 안정화 단계(30)에서는, 10분 내지 20분동안 아르곤(Ar)이나 질소(N2)를 흘려주면서 반응실의 온도와 압력을 안정화시킨다. 다결정실리콘 도포 단계(50)에서는 반응실내의 온도와 압력이 500℃∼625℃, 0.1torr∼1.5torr로 안정화되면 자동적으로 다결정실리콘 도포 단계(50)로 넘어가 5분 내지 30분동안 Ar이나 N2의 흐름을 중지시키고 프로세스 가스(porcess gas)를 흘려주면서 다결정실리콘을 도포하여 HSG를 형성한다.In the stabilization step 30 of temperature and pressure, the temperature and pressure of the reaction chamber are stabilized while flowing argon (Ar) or nitrogen (N 2 ) for 10 to 20 minutes. In the polysilicon coating step 50, when the temperature and pressure in the reaction chamber are stabilized at 500 ° C. to 625 ° C. and 0.1 tor to 1.5 tor, the process automatically proceeds to the polysilicon coating step 50 and Ar or N 2 for 5 to 30 minutes. The HSG is formed by applying polysilicon while stopping the flow of the gas and flowing a process gas.
세정단계(60)에서는, 상기 HSG가 형성된 구조물을 10분 내지 30분간 세정한다.In the cleaning step 60, the structure in which the HSG is formed is cleaned for 10 to 30 minutes.
웨이퍼 언로딩 단계(wafter unloading step)(70)에서는, 반응실 내부의 온도와 압력을 낮추고 웨이퍼를 반응실에서 꺼낸다.In the wafter unloading step 70, the temperature and pressure inside the reaction chamber are lowered and the wafer is removed from the reaction chamber.
상기 공정단계들 중, 특히 상기 온도 및 압력의 안정화 단계에서의 온도와 압력의 안정화는 단지 반응실내의 열전쌍(thermo-couple: 두 가지 금속을 접합하여 고리모양으로 만들어 접점사이에 온도차를 주어 열기전력을 일으키게 하는 장치)에서 읽혀진 온도의 안정화를 의미하는 것으로 실제적인 웨이퍼의 표면온도는 균일하게 유지되어 있지 못하게 된다. 그러므로 상기 HSG를 형성하기 위한 다결정실리콘 도포 단계가 표면반응공정인 것을 고려해볼때, 상기 HSG는 웨이퍼 표면의 분위기에 따라 크게 좌우되어 ±2℃정도의 온도변화에서도 그 모양이나 웨이퍼 위에 형성되는 밀도 정도가 크게 다르게됨을 알 수 있다. 따라서 상기와 같은 10분 내지 20분정도의 온도 및 압력의 안정화 단계만으로는 실제 반도체 메모리소자에 적용할 수 있는 HSG를 형성하기가 곤란하므로 이로 인하여 HSG를 이용한 반도체 메모리소자의 양산이 어렵게 되는 문제가 있다.The stabilization of the temperature and pressure in the process steps, in particular the stabilization step of the temperature and pressure, is merely a thermo-couple in the reaction chamber. This means that the temperature of the wafer is stabilized and the surface temperature of the wafer is not kept uniform. Therefore, considering that the polysilicon coating step for forming the HSG is a surface reaction process, the HSG is highly dependent on the atmosphere of the wafer surface, so that the shape or density of the HSG is formed even on a temperature change of about ± 2 ° C. It can be seen that greatly different. Therefore, it is difficult to form the HSG applicable to the actual semiconductor memory device only by the temperature and pressure stabilization steps of about 10 to 20 minutes as described above, which makes it difficult to mass-produce the semiconductor memory device using the HSG. .
따라서 본 발명의 목적은, 상술한 바와 같은 문제점을 해결하기 위해 HSG를 형성하기 위한 다결정실리콘의 도포전에 인큐베이션 단계를 추가하여 균일한 모양과 균일한 분포의 실리콘 층의 제조방법을 제공하는 것이다.Accordingly, an object of the present invention is to provide a method for producing a silicon layer of uniform shape and uniform distribution by adding an incubation step prior to the application of polycrystalline silicon for forming HSG to solve the problems as described above.
본 발명의 다른 목적은, 스토리지전극의 유효면적을 극대화시킬 수 있는 반도체 메모리장치의 제조방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing a semiconductor memory device capable of maximizing the effective area of a storage electrode.
상기 목적들을 달성하기 위한 본 발명의 제조방법은, 웨이퍼를 반응실 내에 로딩하는 웨이퍼 로딩 단계; 반응실의 온도 및 압력이 다결정실리콘을 도포하여 HSG를 형성하는데 적합한가를 확인하는 반응실 분위기 검사 단계; 상기 반응실의 온도 및 압력의 안정화 단계; 프로세스 가스의 공급에 의한 다결정실리콘을 도포하여 HSG를 형성하기 위한 다결정실리콘 도포 단계; 상기 다결정실리콘 도포후 결과물을 세척하는 세정 단계; 및 반응실의 온도 및 압력을 낮추고 상기 반응실에서 웨이퍼를 꺼내는 웨이퍼 언로딩 단계를 포함하는 반도체 메모리장치의 제조방법에 있어서, 프로세스 가스의 공급에 의한 다결정실리콘 도포 단계 전에, 반응실의 상태를 프로세스 가스의 공급없이, 일정시간동안 상기 다결정실리콘 도포 단계에서와 같은 온도, 같은 압력 상태를 유지시켜 반응실내부의 웨이퍼 표면의 각 부분이 균일한 온도, 균일한 압력상태가 되도록하는 단계인 인큐베이션 단계를 더 포함하는 것을 특징으로 한다.The manufacturing method of the present invention for achieving the above object, the wafer loading step of loading a wafer into the reaction chamber; A reaction chamber atmosphere inspection step of confirming whether the temperature and pressure of the reaction chamber are suitable for applying polycrystalline silicon to form an HSG; Stabilizing the temperature and pressure of the reaction chamber; Polysilicon coating step of applying polycrystalline silicon by supply of process gas to form HSG; A washing step of washing the resultant after the polysilicon coating; And a wafer unloading step of lowering the temperature and pressure of the reaction chamber and removing the wafer from the reaction chamber, wherein the state of the reaction chamber is processed before the polysilicon coating step by supplying the process gas. The incubation step is a step of maintaining each part of the wafer surface in the reaction chamber at a uniform temperature and a uniform pressure state by maintaining the same temperature and pressure state as in the polysilicon coating step for a predetermined time without supplying gas. It is characterized by including.
이하 첨부 도면을 참조하여 본 발명을 좀 더 자세하게 설명하고자 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.
제2도는 본 발명에 따른 섬형요철 상태의 다결정실리콘을 형성하는 방법을 도시한 흐름도이다.2 is a flowchart illustrating a method of forming polycrystalline silicon in island-like recesses according to the present invention.
본 제2도에서의 참조부호 10,20,30,50,60,70은 상술한 제1도에서의 참조부호 10,20,30,50,60,70과 동일하므로 제1도의 설명을 참조한다. (단, 압력 및 온도 조건은 각각 10-9torr∼10torr, 100℃∼1200℃로 한다)Reference numerals 10, 20, 30, 50, 60 and 70 in FIG. 2 are the same as reference numerals 10, 20, 30, 50, 60 and 70 in FIG. 1 and refer to the description of FIG. . (However, pressure and temperature conditions are set at 10 -9 torr to 10 torr and 100 to 1200 ° C, respectively).
인큐베이션 단계(40)는, 다결정실리콘의 도포 단계 전에 반응실의 상태를 프로세스 가스의 공급없이 일정시간동안 다결정실리콘의 도포 단계와 같은 온도, 같은 압력 조건상태를 유지하여 반응실 내부의 웨이퍼의 각 부분이 균일한 온도, 균일한 압력 상태가 되도록 하는 단계이다.Incubation step (40), each part of the wafer inside the reaction chamber by maintaining the state of the reaction chamber prior to the coating step of the polysilicon, the same temperature and pressure conditions as the coating step of the polysilicon for a predetermined time without supply of process gas It is a step which makes this uniform temperature and a uniform pressure state.
상기 인큐베이션 단계(40)에서는 다결정실리콘 도포 단계 전에 반응실내부를 프로세스 가스와 같은 양의 불활성가스로서 예를 들면 N2나 Ar등을 흘려줌으로써 반응실내의 압력을 약 10-9torr∼10torr 정도로 조절한다. 온도는 프로세스 온도와 같거나 그보다 2℃∼3℃ 높은 온도인 100℃∼1200℃로 하되 가장 바람직한 온도는 400℃∼800℃ 정도로 하며, 시간은 10분 내지 600분으로 하되 가장 바람직한 시간은 20분 내지 120분으로하여 반응실 내부에 있는 기판 각 부분의 온도와 압력이 균일하게 되도록 한다.In the incubation step 40, the pressure in the reaction chamber is adjusted to about 10 -9 torr to 10 torr by flowing N 2 or Ar as an inert gas of the same amount as the process gas before the polysilicon coating step. . The temperature is set at 100 ° C. to 1200 ° C., which is equal to or higher than the process temperature, and the most preferable temperature is about 400 ° C. to 800 ° C., and the time is 10 minutes to 600 minutes, but the most preferable time is 20 minutes. The temperature and pressure of each part of the substrate in the reaction chamber are made uniform for 120 minutes.
이러한 인큐베이션 단계는, 종래의 온도 및 압력의 안정화 단계만으로는 웨이퍼 표면의 온도와 압력이 균일하지 못하여 그로 인해 HSG의 모양이나 웨이퍼에 형성되는 밀도 정도가 크게 달라지는 문제점을 해결하기 위해, 다결정실리콘의 도포단계와 같은 온도 및 압력을 소정의 시간 동안 유지하여 웨이퍼 표면의 온도 및 압력이 균일하게 되도록 하였다.This incubation step, in order to solve the problem that the temperature and pressure on the surface of the wafer is not uniform only by the stabilization step of the conventional temperature and pressure, and thus the shape of the HSG or the density of the density formed on the wafer is greatly changed. The temperature and pressure, such as, were maintained for a predetermined time so that the temperature and pressure of the wafer surface were uniform.
상기와 같이 종래의 공정단계에 인큐베이션 단계를 추가하여 형성된 다결정실리콘은, 웨이퍼의 각 부분에 균일한 섬형(island type) 요철 상태 존재하게 되는데 그 두께는 약 100Å∼5000Å 정도이며 하부막질의 상태에 영향을 받지 않는다.As described above, polycrystalline silicon formed by adding an incubation step to a conventional process step has a uniform island type irregularities on each part of the wafer, and its thickness is about 100 kPa to 5000 kPa and affects the state of the lower film. Do not receive.
제3도는 본 발명에 따른 섬형요철 상태의 실리콘 층을 형성하는 공정단계를 도시한 그래프로서, 본 제3도에서의 참조번호는 제2도와 동일한 공정단계를 나타낸다.FIG. 3 is a graph illustrating a process step of forming a silicon layer of islands and recesses according to the present invention, wherein reference numerals in FIG. 3 represent the same process steps as FIG.
제4a내지 제4d도는 본 발명에 따른 반도체 메모리장치의 제조방법의 일 실시예를 도시한 공정순서도로서, 본 발명을 스택형 캐패시터(stacked capacitor)에 적용시킨 것이다. 먼저 제4a도를 참조하면, 반도체기판(100)상에 활성영역과 비활성영역을 한정하기 위한 필드산화막(105)을 형성하고, 상기 활성영역의 반도체기판(100)상에 게이트산화막을 개재한 게이트전극(5)을 형성한 후 상기 게이트전극(5)을 마스크로하여 상기 반도체기판(100)상에 불순물을 주입하여 소오스(7) 및 드레인(9) 영역을 구비한 트랜지스터를 형성한다. 이어서 상기 트랜지스터가 형성된 구조물 전면에 상기 트랜지스터를 절연시키기 위한 절연막(11)을 형성한다.4A to 4D are process flowcharts showing an embodiment of a method of manufacturing a semiconductor memory device according to the present invention, in which the present invention is applied to a stacked capacitor. Referring first to FIG. 4A, a field oxide film 105 is formed on a semiconductor substrate 100 to define an active region and an inactive region, and a gate is interposed on the semiconductor substrate 100 in the active region. After the electrode 5 is formed, impurities are implanted onto the semiconductor substrate 100 using the gate electrode 5 as a mask to form a transistor having a source 7 and a drain 9 region. Subsequently, an insulating film 11 for insulating the transistor is formed on the entire structure where the transistor is formed.
제4b도를 참조하면, 상기 절연막(11)을 선택적으로 식각하여 상기 반도체기판(100)의 소오스영역(7)의 소정부분을 노출시켜 콘택홀을 형성한 후 결과물 전면에 스토리지전극을 형성하기 위한 물질로서, 예를 들면 불순물이 도핑된 다결정실리콘을 소정의 두께로 도포하여 제1도전층(13)을 형성한다.Referring to FIG. 4B, the insulating layer 11 is selectively etched to expose a predetermined portion of the source region 7 of the semiconductor substrate 100 to form a contact hole, and then to form a storage electrode on the entire surface of the resultant. As the material, for example, polycrystalline silicon doped with an impurity is applied to a predetermined thickness to form the first conductive layer 13.
제4c도를 참조하면, 상기 제1도전층(13) 위에 섬형요철 상태의 다결정실리콘층(15)을 100Å∼5000Å 정도의 두께로 형성한다. 이 섬형요철 상태의 다결정실리콘층(15)은 상술한 제2도에서의 공정단계들을 거쳐 균일한 모양, 균일한 분포로 형성된다. 이어서 상기 섬형요철 상태의 다결정실리콘층(15)이 형성된 구조물 위에 포토레지스트패턴을 형성한 후 상기 포토레지스트패턴을 마스크로 적용하여 상기 제1도전층(13) 및 상기 섬형요철 상태의 다결정실리콘층(15)을 식각하여 패터닝하고 상기 포토레지스트패턴을 제거한다.Referring to FIG. 4C, a polysilicon layer 15 in an island-shaped concave-convex state is formed on the first conductive layer 13 to a thickness of about 100 kPa to about 5000 kPa. The polysilicon layer 15 in the island-shaped irregularities is formed in a uniform shape and uniform distribution through the process steps in FIG. 2 described above. Subsequently, after forming a photoresist pattern on the structure on which the polysilicon layer 15 having the island-shaped irregularities is formed, the photoresist pattern is applied as a mask to the first conductive layer 13 and the polycrystalline silicon layer having the island-shaped irregularities ( 15) is etched and patterned to remove the photoresist pattern.
제4d도를 참조하면, 상기 섬형요철 상태의 다결정실리콘층을 다른 식각마스크 없이 반응성이온식각(RIE:Reactive Ion Etching)법으로 에치백(etch back) 함으로써 완전히 제거하고, 섬형요철의 그 울퉁불퉁한 모양만을 상기 제1도전층의 표면에 전달하여 스토리지전극패턴(17)을 완성한다. 이어서 상기 스토리지전극패턴(17) 위에 유전물질을 증착시켜 유전체막(19)을 형성하고 상기 유전체막(19)위에 플레이트전극을 형성하기 위한 물질로서, 예를 들면 불순물이 도핑된 다결정실리콘을 도포하여 제2도전층(21)을 형성한다.Referring to FIG. 4d, the polycrystalline silicon layer in the island-like recessed state is completely removed by etching back by using a reactive ion etching (RIE) method without any other etching mask, and the uneven shape of the island-like recesses and protrusions. Only the bay is transferred to the surface of the first conductive layer to complete the storage electrode pattern 17. Subsequently, a dielectric material is deposited on the storage electrode pattern 17 to form a dielectric film 19 and a plate electrode is formed on the dielectric film 19, for example, by coating polycrystalline silicon doped with impurities. The second conductive layer 21 is formed.
제5a도 내지 제5f도는 본 발명에 따른 반도체 메모리장치의 제조방법의 다른 실시예를 도시한 공정순서도로서, 본 발명을 마이크로 트렌치형 캐패시터(micro trench capacitor)에 적용시킨 것이다.5A to 5F are process flow charts showing another embodiment of the method of manufacturing a semiconductor memory device according to the present invention, in which the present invention is applied to a micro trench capacitor.
먼저 제5a도를 참조하면, 반도체기판(100)상에 제1절연막을 형성하기 위한 물질로서, 예를 들면 CVD(Chemical Vapor Deposition) 산화막이나 BPSG(Boro-Phospho Silicate Glass)등을 소정의 두께로 도포하여 제1절연막(23)을 형성하고 상기 제1절연막(23)위에 박막의 질화막으로 제2절연막(25)을 형성한다.First, referring to FIG. 5A, a material for forming a first insulating film on the semiconductor substrate 100 may be, for example, a chemical vapor deposition (CVD) film or a boro-phosphosilicate glass (BPSG) having a predetermined thickness. The first insulating layer 23 is formed by coating, and a second insulating layer 25 is formed on the first insulating layer 23 using a thin nitride film.
제5b도를 참조하면, 상기 제2절연막(25)위에 포토레지스트를 도포, 마스크노광 및 현상등의 공정을 거쳐 제1포토레지스트패턴을 형성하고 상기 제1포토레지스트패턴을 마스크로 적용하여 상기 제1 및 제2절연막(23,25)을 식각함으로써 콘택홀(27)을 형성한 후 상기 제1포토레지스트패턴을 제거한다.Referring to FIG. 5B, a first photoresist pattern is formed on the second insulating layer 25 by applying photoresist, mask exposure, and development, and applying the first photoresist pattern as a mask. The first photoresist pattern is removed after the contact holes 27 are formed by etching the first and second insulating layers 23 and 25.
제5c도를 참조하면, 상기 콘택홀이 형성된 구조물 전면에 스토리지전극을 형성하기 위한 도전물질로서, 예를들면 불순물이 도핑된 다결정실리콘을 도포하여 제1도전층(29)을 형성하고 그 위에 소정의 두께로 산화막(31)을 형성한다.Referring to FIG. 5C, as a conductive material for forming a storage electrode on the front surface of the structure in which the contact hole is formed, for example, the first conductive layer 29 is formed by coating polycrystalline silicon doped with impurities to form a first conductive layer 29 thereon. The oxide film 31 is formed to a thickness of.
제5d도를 참조하면, 상기 산화막(31)위에 섬형요철 상태의 다결정실리콘층(33)을 100Å∼5000Å 정도의 두께로 형성한 후 결과물 전면에 제2포토레지스트패턴을 형성하고, 이것을 마스크로 적용하여 상기 제1도전층(29), 산화막(31) 및 섬형요철 상태의 다결정실리콘층(33)을 식각하여 패터닝하고 이어서 상기 제2포토레지스트패턴을 제거한다. 상기 섬형요철 상태의 다결정실리콘층(33)은 상술한 제2도에서의 공정단계들을 거쳐 형성된다.Referring to FIG. 5D, a polysilicon layer 33 having an island-shaped concavo-convex state on the oxide film 31 is formed to a thickness of about 100 kPa to about 5000 kPa, and a second photoresist pattern is formed on the entire surface of the resultant, which is applied as a mask. The first conductive layer 29, the oxide layer 31, and the polysilicon layer 33 in island-like irregularities are etched and patterned to remove the second photoresist pattern. The island-shaped polysilicon layer 33 is formed through the process steps in FIG. 2 described above.
제5e도를 참조하면, 상기 섬형요철 상태의 다결정실리콘층을 마스크로 적용하여 상기 산화막(31)을 선택적으로 식각한 후 상기 섬형요철 상태의 다결정실리콘층을 제거한다. 이어서 상기 식각된 산화막(31)을 마스크로 적용하여 상기 제1도전층의 상부영역을 식각함으로써 상기 제1도전층의 상부영역에 마이크로 트렌치(micro trench)(A)를 구비한 스토리지전극패턴(34)을 형성한다.Referring to FIG. 5E, the oxide film 31 is selectively etched by applying the island-like polycrystalline silicon layer as a mask to remove the island-like polycrystalline silicon layer. Subsequently, the upper region of the first conductive layer is etched by applying the etched oxide layer 31 as a mask to form a storage electrode pattern 34 having a micro trench A in the upper region of the first conductive layer. ).
제5f도를 참조하면, 상기 산화막 및 제2절연막을 제거하고 그 상부영역에 마이크로 트렌치가 형성된 스토리지전극패턴(34) 전면에 유전물질로서 예를 들면, ONO막이나 오산화탄탈륨(Ta2O5)등을 증착시켜 유전체막(35)을 형성하고 상기 유전체막(35) 위에 플레이트전극을 형성하기 위한 물질로서 예를 들면, 불순물이 도핑된 다결정실리콘을 도포하여 제2도전층(37)을 형성한다. 이때 상기 제2절연막이 제거된 상기 스토리지전극패턴(34)의 하부면도 스토리지전극의 유효면적으로 이용된다.Referring to FIG. 5F, an ONO film or tantalum pentoxide (Ta 2 O 5 ) is removed as the dielectric material on the entire surface of the storage electrode pattern 34 in which the oxide film and the second insulating film are removed and a micro trench is formed in an upper region thereof. A second conductive layer 37 is formed by depositing a polysilicon doped with impurities, for example, as a material for forming a dielectric film 35 by depositing a plate electrode on the dielectric film 35. . In this case, the lower surface of the storage electrode pattern 34 from which the second insulating layer is removed is also used as the effective area of the storage electrode.
본 발명의 제조방법은 상술한 스택형 캐패시터 혹은 마이크로 트렌치형 캐패시터를 구비하는 반도체 메모리장치에만 적용되는 것이 아니라, 본 발명의 기술적 사상이 한정하는 범위 내에서는 당분야의 통상의 지식을 가진자에 의해 여러 가지 응용이 가능하다.The manufacturing method of the present invention is not only applied to the semiconductor memory device including the stack type capacitor or the micro trench type capacitor described above, but to those skilled in the art within the scope of the technical idea of the present invention. Various applications are possible.
따라서 본 발명에 따른 반도체 메모리장치의 제조방법은, 종래의 HSG형성 공정단계 중, 온도 및 압력의 안정화 단계만으로는 웨이퍼 표면 각 부분의 온도 및 압력이 균일하지 못하여 상기 HSG를 균일한 모양, 균일한 분포로 형성하지 못하는 문제점을 해결하기 위해, 종래의 온도 및 압력의 안정화 단계와 다결정실리콘 도포 단계 사이에 인큐베이션 단계를 추가하여, 형성된 다결정실리콘층이 균일한 섬형요철 모양이 균일하게 분포할 수 있게 하였다.Therefore, in the method of manufacturing a semiconductor memory device according to the present invention, in the conventional HSG forming process step, the temperature and pressure of each part of the wafer surface are not uniform only by the stabilization step of temperature and pressure, so that the HSG is uniform in shape and uniform distribution. In order to solve the problem that can not be formed, the incubation step is added between the stabilization step of the temperature and pressure and the polysilicon coating step of the conventional, so that the formed polysilicon layer can be uniformly distributed uniform irregular shape.
또한, 상기 섬형요철을 스토리지전극에 형성함으로써 유효면적을 증가시켜 그에 따른 셀캐패시턴스의 증가를 꾀할 수 있으며 HSG의 재현성이 뛰어나므로 실제 반도체 메모리장치의 양산에 매우 유리하다.In addition, by forming the island-shaped concave-convex on the storage electrode, the effective area can be increased, thereby increasing the cell capacitance, and the HSG has excellent reproducibility, which is very advantageous for the actual production of the semiconductor memory device.
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