KR0153044B1 - Phase comparator for frequency - Google Patents
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Abstract
본 위상비교기는 주파수에 대한 것으로, 기준 주파수와 입력주파수가 모두 하이인 영역에서도 위상차를 정확하게 검출하기 위한 것이다. 이를 위하여 본 위상비교기는 입력되는 주파수(fv)를 클럭신호로 하는 제1 플립플롭; 기준주파수(fR)을 클럭신호로 하고, 출력신호(Q)를 제1 플립플롭의 입력신호로 제공하는 제2 플립플롭;제1 플립플롭의 반전출력신호(/Q)와 기준주파수(fR)를 논리조합하여 제1 플립플롭의 세트상태를 제어하는 펄스를 발생하는 제1 펄스발생기; 제2 플립플롭의 출력신호(Q)와 입력주파수(fv)를 논리조합하여 제2 플립플롭의 리세트상태를 제어하는 펄스를 발생시키는 제2 펄스발생기; 제1 플립플롭의 반전출력신호(/Q)와 제2 플립플롭의 반전출력신호(/Q)에 의해 구동되어 검출된 위상차(PD)를 출력하기 위한 위상차 검출부를 포함하도록 구성된다.This phase comparator is for frequency and is for accurately detecting the phase difference even in a region where both the reference frequency and the input frequency are high. To this end, the phase comparator includes: a first flip-flop having an input frequency f v as a clock signal; A second flip-flop having a reference frequency f R as a clock signal and providing an output signal Q as an input signal of the first flip-flop; an inverted output signal / Q and a reference frequency f of the first flip-flop A first pulse generator for generating a pulse for controlling the set state of the first flip-flop by logically combining R ); A second pulse generator configured to logically combine the output signal Q of the second flip flop and the input frequency f v to generate a pulse for controlling the reset state of the second flip flop; And a phase difference detector for outputting the detected phase difference PD driven by the inverted output signal / Q of the first flip-flop and the inverted output signal / Q of the second flip-flop.
Description
제1도는 종래의 주파수에 대한 위상비교기의 상세회로도.1 is a detailed circuit diagram of a phase comparator with respect to a conventional frequency.
제2도는 제1도의 동작파형도.2 is an operating waveform diagram of FIG.
제3도는 본 발명에 따른 주파수에 대한 위상비교기의 상세회로도.3 is a detailed circuit diagram of a phase comparator with respect to frequency according to the present invention.
제4도는 제3도의 동작파형도.4 is an operating waveform diagram of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
301 : 제1 D플립플롭 302 : 제2 D플립플롭301: first D flip-flop 302: second D flip-flop
303 : 제1 펄스발생기 304 : 제2 펄스발생기303: first pulse generator 304: second pulse generator
305 : 위상차 검출부305: phase difference detection unit
본 발명은 주파수에 대한 위상비교기에 관한 것으로, 특히 정확한 위상차를 검출하기 위한 주파수에 대한 위상비교기에 관한 것이다.The present invention relates to a phase comparator with respect to frequency, and more particularly to a phase comparator with respect to frequency for detecting an accurate phase difference.
종래의 주파수에 대한 위상비교기는 제1도에 도시된 바와 같이 기준주파수(fR)를 클럭신호로 하는 D플립플롭(102), 입력주파수(fv)를 클럭신호로 하는 D플립플롭(101)과 D플립플롭(101, 102)의 반전출력단(/Q)을 통해 출력되는 신호에 의하여 구동되는 트랜지스터(Q1, Q2)로 구성되어 구동되었다.As shown in FIG. 1, the phase comparator for the conventional frequency includes a D flip flop 102 having a reference frequency f R as a clock signal and a D flip flop 101 having an input frequency f v as a clock signal. ) And transistors Q1 and Q2 driven by signals output through the inverted output terminal / Q of the D flip-flops 101 and 102.
좀더 상세하게 설명하면, 제1도에 도시된 주파수에 대한 위상비교기는 기준주파수(fR)를 D플립플롭(102)의 클럭신호로 입력하는 동시에 D플립플롭(101)의 세트(SET)신호로 입력되도록 구성하고 , 입력주파수 fV는 D플립플롭(101)의 클럭신호로 입력되는 동시에 D플립플롭(102)의 리세트신호(RESET)로 입력되도록 구성한다. 따라서 D플립플롭(101)이 fR에 의해 세트되면, fV신호가 라이징에지상태로 논리변화를 일으켜도 D플립플롭(101)의 클럭신호로 동작할 수 없는 상태가 되고, 반면에 fV에 의해 D플립플롭(102)이 리세트되면 fR의 논리상태에 관계없이 D플립플롭(102)을 리세트시키게 된다.In more detail, the phase comparator for the frequency shown in FIG. 1 inputs the reference frequency f R as a clock signal of the D flip-flop 102 and at the same time the SET signal of the D flip-flop 101. The input frequency f V is configured to be input as a clock signal of the D flip flop 101 and to be input as a reset signal RESET of the D flip flop 102. Therefore, when the D flip-flop 101 is set by f R , even if the f V signal causes a logic change to the rising edge state, the D flip-flop 101 cannot operate as the clock signal of the D flip-flop 101, whereas f V When the D flip flop 102 is reset by the D flip flop 102, the D flip flop 102 is reset regardless of the logic state of f R.
이와 같은 동작으로 인하여 제2도의 타이밍도에 도시된 바와 같이 2신호(fR, fV)의 위사차만큼을 출력(PD)으로 나타내는데 있어서, 입력주파수 fV의 201부분에 의해 D플립플롭(101)의 반전출력단(/Q)을 통해 출력되는 신호의 논리상태가 변화되어야 하는데, 이 순간 기준주파수 fR의 레벨이 H로 되어 있어서 D플립플롭(101)이 세트상태를 유지하고 있는 신호 fV가 D플립플롭(101)의 클럭신호로 동작할 수 없는 상태가 된다. 그리고 그 다음 fV의 202 부분에서 fR신호의 레벨이 L이므로 클럭으로 동작하여 출력되는 PD신호는 제2도의 (c)에 도시된 바와 같이 fV의 201지점에서는 OV레벨을 유지하고, 202지점에서 203와 204만큼의 위상차를 나타내는 -VDD신호를 출력하게 된다.According to indicate this result to the same operation as the primary weft yarns of the two signals (f R, f V), as shown in the timing second degree also to the output (PD), D flip-flop by the 201 of the input frequency f V ( The logic state of the signal output through the inverting output stage (/ Q) of 101 is to be changed. At this moment, the level of the reference frequency f R is H and the signal f in which the D flip-flop 101 remains in the set state. V is in a state where the clock signal of the D flip-flop 101 cannot operate. Then, since the level of the f R signal is L at 202 of f V , the PD signal output by operating as a clock maintains the OV level at point 201 of f V as shown in (c) of FIG. 2. At this point, a -V DD signal representing a phase difference of 203 and 204 is output.
그러나 제2도의 201지점에서 입력되는 주파수 fV는 기준주파수 fR과 위상차를 가지므로 출력되는 PD신호는 실질적으로 201 지점부터 로우상태로 변환된 신호를 출력하여야 함에도 불구하고 , 202지점에서 203과 204에 해당되는 위상차만을 출력하므로 결과적으로 정확한 위상차가 검출되지 않은 것이 된다. 이와 같이 종래의 주파수에 대한 위상비교기는 기준 주파수와 입력주파수가 D플립플롭의 세트상태와 리세트상태를 직접제어하게 함으로써, 상당시간 세트와 리세트상태를 유지하도록 하므로 정확한 위상차를 검출할 수 없는 문제가 있었다.However, since the frequency f V inputted at the point 201 of FIG. 2 has a phase difference from the reference frequency f R , the output PD signal should be output the signal converted to the low state from the point 201. Since only the phase difference corresponding to 204 is output, the correct phase difference is not detected as a result. Thus, the phase comparator with respect to the conventional frequency allows the reference frequency and the input frequency to directly control the set state and reset state of the D flip-flop, thereby maintaining the set state and reset state for a considerable time, so that accurate phase difference cannot be detected. There was a problem.
따라서 본 발명은 기준 주파수와 입력주파수가 모든 하이인 영역에서도 위상차를 정확하게 검출할 수 있는 주파수에 대한 위상비교기를 제공하는데 있다.Accordingly, the present invention provides a phase comparator for a frequency capable of accurately detecting a phase difference even in a region where a reference frequency and an input frequency are all high.
본 발명에 따른 주파수에 대한 위상비교기는, 입력되는 주파수(fV)를 클럭신호로 하는 제1 플립플롭; 기준주파수(fR)을 클럭신호로 하고, 출력신호(Q)를 제1 플립플롭의 입력신호로 제공하는 제2 플립플롭; 제1 플립플롭의 반전출력신호(/Q)와 기준주파수(fR)를 논리조합하여 제1 플립플롭의 세트상태를 제어하는 펄스를 발생하는 제1 펄스발생기; 제2 플립플롭의 출력신호(Q)와 입력주파수(fV)를 논리조합하여 제2 플립플롭의 리세트상태를 제어하는 펄스를 발생하는 제2 펄스발생기; 제1 플립플롭의 반전출력신호(/Q)와 제2 플립플롭의 반전출력신호(/Q)에 의해 구동되어 검출된 위상차(PD)를 출력하기 위한 위상차 검출부를 포함함을 특징으로 하는 한다.According to an aspect of the present invention, there is provided a phase comparator including: a first flip-flop having an input frequency f V as a clock signal; A second flip-flop having a reference frequency f R as a clock signal and providing an output signal Q as an input signal of the first flip-flop; A first pulse generator configured to logically combine the inverted output signal (/ Q) of the first flip-flop and the reference frequency (f R ) to generate a pulse for controlling the set state of the first flip-flop; A second pulse generator configured to logically combine the output signal Q of the second flip-flop and the input frequency f V to generate a pulse for controlling the reset state of the second flip-flop; And a phase difference detector for outputting the detected phase difference PD driven by the inverted output signal / Q of the first flip-flop and the inverted output signal / Q of the second flip-flop.
이하, 첨부 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제3도는 본 발명에 따른 주파수에 대한 위상비교기의 상세회로도로서, fV신호를 클럭신호로 하는 제1 D플립플롭(301), fR신호를 클럭신호로 하고 출력신호(Q)를 제1 D플립플롭(301)의 입력단(D)에 접속한 제2 D플립플롭(302), fR신호와 제1 D플립플롭(301)의 반전 출력신호(/Q)의 논리조합에 의하여 제1 D플립플롭(301)의 세트상태를 제어하는 펄스를 발생하기 위한 제1 펄스발생기(303), fV신호와 제2 D플립플롭(302)의 출력신호(Q)를 논리조합하여 제2 D플립플롭(302)의 리세트상태를 제어하는 펄스를 발생하기 위한 제2 펄스발생기(304), 제1 D플립플롭(301)의 반전출력신호(/Q)와 제2 D플립플롭(302)의 반전출력신호(/Q)에 의해 기준주파수와 입력주파수간의 위상차를 검출하기 위한 위상차 검출부(305)로 구성된다.The third turn as a detailed circuit diagram of the phase comparator with respect to frequency according to the present invention, a first D flip-flop 301, the f R signal to the clock signal and the output signal (Q) of the first to the f V signal onto the clock signal The first D flip-flop 302 connected to the input terminal D of the D flip-flop 301, the first signal by a logical combination of the signal R and the inverted output signal / Q of the first D flip-flop 301 The first pulse generator 303 for generating a pulse for controlling the set state of the D flip-flop 301, and the second signal by combining the f V signal and the output signal Q of the second D flip-flop 302 Inverted output signal (/ Q) of the second pulse generator 304, the first D flip-flop 301, and the second D flip-flop 302 for generating pulses for controlling the reset state of the flip-flop 302. Is composed of a phase difference detector 305 for detecting a phase difference between the reference frequency and the input frequency by the inverted output signal / Q.
특히 , 제1 펄스발생기(303)는 기준주파수 fR의 에지부분의 논리상태를 검출하기 위한 논리회로로 인버터(IN1)와 및 논리곱소자(G1)를 구성하고, 논리곱소자(G1)의 출력신호와 제1 D플립플롭(301)의 반전출력신호(/Q)를 논리곱하는 논리소자(G2)로 구성된다. 제2 펄스발생기(304) 역시 입력주파수 fV의 에지부분의 논리상태를 검출하기 위한 논리회로로 인버터(IN2)와 논리곱소자(G3)를 구성하고, 논리곱소자(G3)의 출력신호와 제2 D플립플롭(302)의 출력신호(Q)를 논리곱하는 논리소자(G4)로 구성된다. 또한 위상차 검출부(305)는 제2 D플립플롭(302)의 반전출력단(/Q)에 게이트단을 접속한 PMOS형 트랜지스터(Q1), 제1 D플립플롭(301)의 반전출력단(/Q)에 게이트단을 접속하고 트랜지스터(Q1)의 드레인단에 자신의 드레인단을 접속한 NMOS형 트랜지스터(Q2)로 구성하고 2 트랜지스터(Q1, Q2)가 접속된 드레인단사이 접점을 통해 위상검출신호인 PD를 출력하도록 구성된다.In particular, the first pulse generator 303 constitutes an inverter IN1 and a logical multiplication device G1 as a logic circuit for detecting a logic state of an edge portion of the reference frequency f R , And a logic element G2 that logically multiplies the output signal by the inverted output signal / Q of the first D flip-flop 301. The second pulse generator 304 is also a logic circuit for detecting the logic state of the edge portion of the input frequency f V and constitutes the inverter IN2 and the logical multiplication device G3, and the output signal of the logical multiplication device G3. It consists of a logic element G4 that logically multiplies the output signal Q of the second D flip-flop 302. In addition, the phase difference detector 305 includes a PMOS transistor Q1 having a gate terminal connected to an inverted output terminal / Q of the second D flip-flop 302, and an inverted output terminal of the first D flip-flop 301. NMOS transistor Q2 having a gate terminal connected thereto and a drain terminal thereof connected to a drain terminal of transistor Q1, and a phase detection signal through a contact between drain terminals to which two transistors Q1 and Q2 are connected. Configured to output the PD.
이와 같이 구성된 제3도의 동작을 제4도에 도시된 동작파형도를 참조하여 상세하게 설명하기로 한다.The operation of FIG. 3 configured as described above will be described in detail with reference to the operation waveform diagram shown in FIG.
기준 주파수 fR이 제4도의 (a)와 같이 발생되고, 입력주파수 fV가 제4도의 (c)와 같이 발생될 때, fR의 401지점에서 제2 D플립플롭(302)의 반전출력신호(/Q)는 로우논리상태로 출력되어 트랜지스터(Q1)로 제공된다. 이에 따라 트랜지스터(Q1)는 온상태가 된다. 제1 D플립플롭(301)역시 반전 출력신호(/Q)를 로우논리상태로 출력하므로 트랜지스터(Q2)는 오프상태가 되어 출력되는 PD신호는 제4도의 (e)에 도시된 바와 같이 fR의 401지점에서 +VDD레벨로 출력된다.When the reference frequency f R is generated as shown in (a) of FIG. 4 and the input frequency f V is generated as shown in (c) in FIG. 4, the inverted output of the second D flip-flop 302 at the point 401 of f R The signal / Q is output in a low logic state and provided to the transistor Q1. As a result, the transistor Q1 is turned on. The 1 D flip-flop 301 also are outputting the inverted output signal (/ Q) to the low logic state the transistor (Q2) is in an off state PD signal output is f R as shown in the fourth degree (e) It is output at + V DD level at point 401 of.
그 후, 입력주파수 fV신호가 제4도의 (c)에 도시된 바와 같이 411지점에서 하이논리상태로 변환되는 순간에 제2 펄스발생기(304)는 제2 D플립플롭(302)의 출력신호(Q)가 하이논리상태이고, 인가되는 fV가 하이논리변환되는 에지부분이 검출되므로 D플립플롭(302)의 리세트단자로 하이논리상태를 발생시켜(제4 도의 f11참조) 제2 D플립플롭(302)의 반전출력단(/Q)은 하이상태로 변환되어 트래지스터(Q1)를 오프시킨다. 제1 D플립플롭(301)의 반전출력신호(/Q)는 D입력단에 하이논리상태의 신호가 인가되므로 계속 로우논리상태로 출력된다. 따라서 트랜지스터(Q2)는 계속 오프상태를 유지한다. 이와 같은 트랜지스터들(Q1, Q2)의 동작에 따라 출력신호 PD는 제4도의 (e)에 도시된 바와 같이 0V레벨로 떨어진다.Thereafter, the second pulse generator 304 outputs the output signal of the second D flip-flop 302 at the moment when the input frequency f V signal is converted to the high logic state at the point 411 as shown in (c) of FIG. Since (Q) is a high logic state and an edge portion where the applied f V is high logic is detected, a high logic state is generated by the reset terminal of the D flip-flop 302 (see f 11 in FIG. 4). The inverted output terminal / Q of the D flip-flop 302 is converted to a high state to turn off the transistor Q1. The inverted output signal / Q of the first D flip-flop 301 is continuously outputted in a low logic state because a high logic state signal is applied to the D input terminal. Thus, transistor Q2 remains off. According to the operation of the transistors Q1 and Q2, the output signal PD drops to 0V level as shown in (e) of FIG.
또한 입력주파수 fV가 412 상승지점에서 제1 D플립플롭(301)의 반전출력신호(/Q)는 하이논리상태로 출력되어 트랜지스터(Q2)를 온시켜 출력신호 PD는 제4도의 (e)에 도시된 바와 같이 -VDD로 출력되다가 제4도의 (a)의 402지점에서 기준주파수 fR이 하이논리상태로 변환되므로 제1 펄스발생기(303)는 제1 D플립플롭(301)을 세트시켜 트랜지스터(Q2)를 오프시켜 출력신호 PD는 제4도의 (e)에 도시된 바와 같이 0V레벨로 전환되어 출력된다.In addition, when the input frequency f V rises 412, the inverted output signal / Q of the first D flip-flop 301 is output in a high logic state to turn on the transistor Q2, so that the output signal PD is shown in FIG. As shown in FIG. 5, since the reference frequency f R is converted to the high logic state at the point 402 of FIG. 4A, the first pulse generator 303 sets the first D flip-flop 301. By turning off the transistor Q2, the output signal PD is outputted after being switched to the 0V level as shown in (e) of FIG.
그리고 입력 주파수 fV의 413 상승지점에서 제1 D플립플롭(301)의 반전출력신호(/Q)가 하이논리상태가 되어 트랜지스터(Q2)를 구동시키며 출력신호 PD는 제4도의 (e)에 도시된 바와 같이 -VDD로 출력된다. 이 때 제1 펄스발생기(303)는 인버터(IN1)와 논리곱소자(G1)에 의하여 기준주파수 fR에 대한 논리상태가 로우로 제공되므로 논리곱소자(G2)로 로우를 출력하여 제1 D플립플롭(301)를 세트시키지 못한다. 이와 같은 동작은 fV신호가 414지점에서 하이논리상태로 변화되는 것에 무관하게 계속되다가 fR이 403지점에서 하이논리상태로 변환되는 순간 제1 펄스발생기(303)에 의하여 제1 D플립플롭(301)의 세트단자로 하이논리신호가 제공되어 제1 D플립플롭(301)은 세트된다. 이에 따라 제1 D플립플롭(301)의 반전출력단(/Q)으로 로우논리신호가 출력되고, 트랜지스터(Q2)는 오프상태가 되어 출력신호 PD는 0V레벨로 출력된다.At the 413 rising point of the input frequency f V , the inverted output signal / Q of the first D flip-flop 301 becomes a high logic state to drive the transistor Q2, and the output signal PD is connected to (e) in FIG. As shown, the output is -VDD. At this time, since the logic state of the reference frequency f R is provided by the inverter IN1 and the logical multiplication device G1 as low, the first pulse generator 303 outputs a low to the logical multiplication device G2 to output the first D. The flip flop 301 cannot be set. This operation continues regardless of whether the f V signal is changed to the high logic state at the point 414 and the first D flip-flop (i.e.) is generated by the first pulse generator 303 as soon as f R is changed to the high logic state at the point 403. A high logic signal is provided to the set terminal of 301 so that the first D flip-flop 301 is set. Accordingly, the low logic signal is output to the inverting output terminal / Q of the first D flip-flop 301, the transistor Q2 is turned off, and the output signal PD is output at 0V level.
상술한 바와 같이 본 발명에 따른 주파수에 대한 위상비교기는 입력되는 주파수를 클럭신호로 하는 2 플립플롭의 세트 및 리세트제어를 인가되는 주파수의 에지부분에서만 순간적으로 이루어지도록 함으로써 , 기준주파수와 입력주파수가 모두 하이논리인 영역에서도 정확한 위상차를 검출할 수 있어 종전보다 넓은 동작영역을 갖는 위상비교기를 제공할 수 있는 이점이 있다.As described above, the phase comparator with respect to the frequency according to the present invention performs a set and reset control of two flip-flops having the input frequency as a clock signal at the edge of the applied frequency instantaneously. Is capable of detecting an accurate phase difference even in a region where all are high logic, thereby providing a phase comparator having a wider operating range than before.
Claims (4)
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| KR1019950036891A KR0153044B1 (en) | 1995-10-24 | 1995-10-24 | Phase comparator for frequency |
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| KR1019950036891A KR0153044B1 (en) | 1995-10-24 | 1995-10-24 | Phase comparator for frequency |
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Family Applications (1)
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| KR970024566A (en) | 1997-05-30 |
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