KR0151382B1

KR0151382B1 - Formation wiring of semiconductor device

Info

Publication number: KR0151382B1
Application number: KR1019940015915A
Authority: KR
Inventors: 박내학
Original assignee: 구본준; 엘지반도체주식회사
Priority date: 1994-07-04
Filing date: 1994-07-04
Publication date: 1998-12-01

Abstract

본 발명은 반도체 소자의 배선 형성공정에 관한 것으로서, 제1금속층의 변질된 영역을 제거한후 제2금속층을 형성하기에 비아 저항이 감소되고 신뢰성이 개선된 반도체 소자의 배선 형성공정을 제공하는데 그 목적이 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wiring forming process of a semiconductor device, and to provide a wiring forming process of a semiconductor device having reduced via resistance and improved reliability in forming a second metal layer after removing the deteriorated region of the first metal layer. There is this.

상기 목적을 달성하기 위한 본 발명의 반도체 소자의 배선 형성공정은 기판상에 제 1 절연막을 형성하고 상기 제 1 절연막을 선택적으로 식각하여 콘택홀을 형성하는 공정과, 상기 콘택홀이 채워지도록 상기 제 1 절연막 상부에 제 1 금속층을 형성하는 공정과, 산성의 슬러리와 알칼리성의 슬러리가 혼합된 슬러리를 매개체로 하여 상기 제 1 절연막과 상기 제 1 금속층을 화학적 기계적 연마법으로 식각하는 공정을 포함하여 이루어짐을 특징으로 한다.The wiring forming process of the semiconductor device of the present invention for achieving the above object is a step of forming a contact hole by forming a first insulating film on the substrate and selectively etching the first insulating film, and the first contact hole is filled; 1, a step of forming a first metal layer on the insulating film, and etching the first insulating film and the first metal layer by chemical mechanical polishing using a slurry in which an acidic slurry and an alkaline slurry are mixed as a medium. It is characterized by.

Description

Wiring Formation Process of Semiconductor Device

제1도는 종래의 반도체 소자의 배선 형성공정.1 is a wiring forming step of a conventional semiconductor device.

제2도는 본 발명의 반도체 소자의 배선 형성공정.2 is a wiring forming step of the semiconductor device of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 반도체 기판 11 : 필드산화막10 semiconductor substrate 11 field oxide film

12 : 폴리실리콘 13 : 절연막12 polysilicon 13 insulating film

14 : 산화막 15 : 콘택홀14 oxide film 15 contact hole

16 : 제1금속층 17 : IMD층16: first metal layer 17: IMD layer

18 : 제2금속층18: second metal layer

본 발명은 반도체 소자의 배선 형성공정에 관한 것으로, 특히 데머시인(Damascene) 구조에 적당하도록 한 Double CMP (Chemical Mechanical Polishing) 공정을 이용한 반도체 소자의 배선 형성공정에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a process for forming a wiring of a semiconductor device, and more particularly to a process for forming a wiring of a semiconductor device using a Double CMP (Chemical Mechanical Polishing) process suitable for a damascene structure.

제조기술의 발전으로 더욱 더 세분화되어가는 반도체 소자의배선 형성공정은 슬러리(slurry)의 적절한 사용 여부에 따라 그 신뢰성이 진단되었다.In the semiconductor device wiring formation process, which is further subdivided by the development of manufacturing technology, its reliability has been diagnosed according to the proper use of slurry.

이중 종래에 사용했던 한가지 방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.One method used in the related art will now be described with reference to the accompanying drawings.

제1도는 종래의 반도체 소자의 배선 형성공정을 나타내었다.1 shows a wiring forming process of a conventional semiconductor device.

우선 제1도는 (a)와 같이 반도체 기판(1)상에 필드 및 액티브영역을 정의하여 필드영역에는 필드산화막(2)을 성장시키고 전면에 폴리실리콘을 증착한 후 액티브영역의 일정 영역에 남도록 패터닝하여 폴리실리콘(3)을 형성한다.First, as shown in (a), FIG. 1 defines a field and an active region on a semiconductor substrate 1, grows a field oxide film 2 on the field region, deposits polysilicon on the entire surface, and then patternes it to remain in a predetermined region of the active region. To form the polysilicon 3.

그리고 전면에 절연막을 증착하고 마스크(도시하지 않음)를 이용한 식각공정으로 상기 절연막이 상기 폴리실리콘(3)을 둘러싼 형태로 남도록 제거하여 절연막(4)을 형성한 후 전면에 평탄화용 보호막(BPSG : Boron Phosphrus Silicate Glass)(5)를 두껍게 증착한다.The insulating film is deposited on the entire surface, and is removed by the etching process using a mask (not shown) so that the insulating film remains in the form surrounding the polysilicon 3 to form the insulating film 4, and then the planarization protective film (BPSG) Boron Phosphrus Silicate Glass (5) is deposited thick.

이어서, 다음 공정에서 형성될 제1금속층의 영역을 정의하여 상기 평탄화용 보호막(5)을 패터닝함으로써 제1금속층과 반도체 기판(2)의 콘택(Contact)홀(6)을 형성한다.Subsequently, the contact hole 6 of the first metal layer and the semiconductor substrate 2 is formed by patterning the planarization protective film 5 by defining an area of the first metal layer to be formed in the next step.

이어서 제1도 (b)와 같이 전면에 화학 기상증착법(CVD : Chemical Vapour Deposit-ion)으로 텅스텐(W)을 증착하여 제1금속층(7)을 형성한다.Subsequently, as illustrated in FIG. 1B, tungsten (W) is deposited on the entire surface by chemical vapor deposition (CVD) to form a first metal layer 7.

다음에 제1도 (c)와 같이 상기 제1금속층(7)을 슬러리(slurry)를 매체로 한 화학적 기계적 연마법(CMP : Chemical mechanical polishing) 공정으로 상기 평탄화용 보호막(5)의 표면이 노출될 때까지 제거한다.Next, as shown in FIG. 1C, the surface of the planarization protective film 5 is exposed by a chemical mechanical polishing (CMP) process in which the first metal layer 7 is a slurry as a medium. Remove until

이때 상기 슬러리는 강산성(ph 2-4)을 갖기에 식각된 제1금속층(7)의 표면은 원래의 성질에서 변질된다.At this time, the surface of the first metal layer 7 etched because the slurry has a strong acidity (ph 2-4) is altered in its original properties.

이어서 제1도 (d)와 같이 전면에 절연용의 IMD층(IMD : Inter Metal Dielectric)(8)을 증착한다.Subsequently, an IMD layer (IMD: Inter Metal Dielectric) 8 for insulation is deposited on the entire surface as shown in FIG.

다음에 제1도 (e)와 같이 상기 IMD층(8)을 비아(Via)와 제2금속층의 영역패턴으로 패터닝한 후 전면에 제2금속층을 증착하고 CMP 공정을 이용하여 제2금속층(9)을 형성함으로써 종래의 반도체 소자의 배선 형성공정을 완성한다.Next, as shown in FIG. 1E, the IMD layer 8 is patterned with a region pattern of a via and a second metal layer, and then a second metal layer is deposited on the entire surface, and the second metal layer 9 is formed using a CMP process. ), The wiring forming step of the conventional semiconductor element is completed.

그러나 상술한 종래의 반도체 소자의 배선 형성공장에 있어서 CMP 공정시 매체로 사용되는 슬러리(slurry)가 강산성 (ph 2-4)을 갖기에 일부 제거된 제1금속층 표면의 200Å 이상은 원래 성질에서 변질되어 높은 Via 저항 및 신뢰성 저하의 문제점이 발생하였다.However, in the above-mentioned conventional wiring forming factory of semiconductor devices, since the slurry used as a medium in the CMP process has a strong acidity (ph 2-4), more than 200 μs of the surface of the first metal layer partially removed is deteriorated in its original property. As a result, high via resistance and reliability deterioration occurred.

본 발명은 상술한 문제점을 해결하기 위하여 안출한 것으로 금속에 사용하는 산성의 슬러리와 산화막에 사용하는 알칼리성 슬러리 1 : 1로 혼합된 슬러리를 이용하여 금속과 산화막의 표면을 200Å 이상 오버-폴리싱(Over polishing)함으로써 비아 (Via) 저항 및 신뢰성이 개선된 반도체 소자의 배선 형성공정을 제공하는데 그 목적이 있다.The present invention has been made in order to solve the above problems, and over-polishing the surface of the metal and the oxide film by using a slurry mixed with an acidic slurry used for the metal and an alkaline slurry 1: 1 for the oxide film. The purpose of the present invention is to provide a wiring forming process of a semiconductor device having improved via resistance and reliability by polishing.

상기 목적을 달성하기 위한 본 발명의 반도체 소자의 배선 형성공정은 기판상에 제 1 절연막을 형성하고 상기 제 1 절연막을 선택적으로 식각하여 콘택홀을 형성하는 공정과, 상기 콘택홀이 채워지도록 상기 제 1 절연막 상부에 제 1 금속층을 형성하는 공정과, 산사성의 슬러리와 알칼리성의 슬러리가 혼합된 슬러리를 매개체로하여 상기 제 1 절연막과 상기 제 1 금속층을 화학적 기계적 연마법으로 식각하는 공정을 포함하여 이루어짐을 특징으로 한다.The wiring forming process of the semiconductor device of the present invention for achieving the above object is a step of forming a contact hole by forming a first insulating film on the substrate and selectively etching the first insulating film, and the first contact hole is filled; 1, a step of forming a first metal layer on the insulating film, and etching the first insulating film and the first metal layer by a chemical mechanical polishing method using a slurry in which a scattering slurry and an alkaline slurry are mixed as a medium. It is characterized by.

이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 배선 형성공정을 설명하면 다음과 같다.Hereinafter, a wiring forming process of a semiconductor device of the present invention will be described with reference to the accompanying drawings.

제2도는 본 발명의 반도체 소자의 배선 형성공정을 나타내었다.2 shows a wiring forming process of a semiconductor device of the present invention.

먼저, 제2도 (a)와 같이 반도체 기판(10)상에 필드 및 액티브영역을 정의하여 필드 영역에는 필드산화막(11)을 성장시키고 전면에 폴리실리콘을 증착한 후 액티브 영역의 일정 영역에 남도록 패터닝하여 폴리실리콘(12)을 형성한다.First, as shown in FIG. 2A, a field and an active region are defined on the semiconductor substrate 10 to grow a field oxide film 11 in the field region, deposit polysilicon on the entire surface, and then remain in a predetermined region of the active region. Patterned to form polysilicon 12.

그리고 전면에 절연막을 증착하고 마스크(도시하지 않음)를 이용한 식각공정으로 상기 절연막이 상기 폴리실리콘(12)을 둘러싼 형태로 남도록 절연막(13)을 형성한 후 전면에 평탄화용 산화막(14)을 증착한다.In addition, an insulating film is deposited on the entire surface, and an insulating film 13 is formed on the entire surface of the polysilicon 12 so that the insulating film remains in the form surrounding the polysilicon 12 by an etching process using a mask (not shown). do.

이어서 다음 공정에서 형성될 제1금속층의 영역을 정의하여 상기 평탄화용 산화막(14)을 패터닝함으로써 제1금속층과 반도체 기판(10)의 콘택홀(15)을 형성한다.Subsequently, a region of the first metal layer to be formed in the next step is defined to pattern the planarization oxide film 14 to form the contact hole 15 of the first metal layer and the semiconductor substrate 10.

이어서 제2도 (b)와 같이 전면에 CVD 공정으로 텅스텐을 증착하여 제1금속층(16)을 형성한다.Subsequently, as illustrated in FIG. 2B, tungsten is deposited on the entire surface by a CVD process to form the first metal layer 16.

다음에 제2도 (c)와 같이 상기 제1금속층(16)을 슬러리를 매체로 한 CMP 공정으로 상기 산화막(14)의 표면이 노출될 때가지 제거한다.Next, as shown in FIG. 2C, the first metal layer 16 is removed by a CMP process using a slurry as a medium until the surface of the oxide film 14 is exposed.

이때 상기 슬러리는 강산성을 갖기에 식각된 제1금속층(16)의 표면은 원래의 성질에서 변질된다.At this time, the surface of the first metal layer 16 etched because the slurry has a strong acidity is deteriorated in its original properties.

이어서 제2도 (d)와 같이 상기 변질된 제1금속층(16)의 표면과 산화막(14)을 제1금속층에 사용하는 산성의 슬러리와 산화막에 사용하는 알칼리성의 슬러리가 1 : 1로 혼합된 슬러리를 매체로 하여 200Å 이상 충분히 Over Polishing 한다.Subsequently, as shown in FIG. 2 (d), the surface of the deteriorated first metal layer 16 and the acidic slurry using the oxide film 14 for the first metal layer and the alkaline slurry used for the oxide film are mixed 1: 1. Overpolish should be sufficiently over 200Å using the slurry as a medium.

다음에 제2도 (e)와 같이 전면에 절연용의 IMD층(17)을 형성하고 상기 IMD층(17)을 비아와 제2금속층의 형성영역 패턴으로 패터닝한 후 전면에 제2금속을 증착하고 CMP 공정으로 제2금속층(18)을 형성함으로써 본 발명의 반도체 소자의 배선 형성공정을 완성한다.Next, as shown in FIG. 2E, an IMD layer 17 for insulation is formed on the entire surface, and the IMD layer 17 is patterned into a region pattern of a via and a second metal layer, and then a second metal is deposited on the entire surface. By forming the second metal layer 18 by the CMP process, the wiring forming process of the semiconductor device of the present invention is completed.

이상에서 설명한 본 발명의 반도체 소자의 배선 형성공정은 변질된 제1금속층의 표면을 산성과 알칼리성이 1 : 1로 혼합된 슬러리를 사용하여 200Å 이상 충분히 제거함으로써 비아 저항을 낮추고 신뢰성이 향상되는 효과가 있다.The wiring forming process of the semiconductor device of the present invention described above has the effect of lowering the via resistance and improving reliability by sufficiently removing the surface of the deteriorated first metal layer by using a slurry mixed with an acid and an alkali of 1: 1 or more. have.

Claims

Forming a contact hole by forming a first insulating film on the substrate and selectively etching the first insulating film; Forming a first metal layer on the first insulating layer to fill the contact hole; And etching the first insulating film and the first metal layer by chemical mechanical polishing using a slurry in which an acidic slurry and an alkaline slurry are mixed as a medium.

The process of claim 1, wherein the mixing ratio of the acidic slurry and the alkaline slurry is 1: 1.