KR0151078B1 - Method for plane of semiconductor device - Google Patents

Method for plane of semiconductor device Download PDF

Info

Publication number
KR0151078B1
KR0151078B1 KR1019950021399A KR19950021399A KR0151078B1 KR 0151078 B1 KR0151078 B1 KR 0151078B1 KR 1019950021399 A KR1019950021399 A KR 1019950021399A KR 19950021399 A KR19950021399 A KR 19950021399A KR 0151078 B1 KR0151078 B1 KR 0151078B1
Authority
KR
South Korea
Prior art keywords
interlayer insulating
insulating layer
layer
material layer
forming
Prior art date
Application number
KR1019950021399A
Other languages
Korean (ko)
Other versions
KR970008405A (en
Inventor
김정한
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950021399A priority Critical patent/KR0151078B1/en
Publication of KR970008405A publication Critical patent/KR970008405A/en
Application granted granted Critical
Publication of KR0151078B1 publication Critical patent/KR0151078B1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 장치의 평탄화 방법에 대하여 기재되어 있다. 반도체 기판상에 도전층 및 물질층을 차례로 증착하고, 상기 도전층 및 물질층을 패터닝하여 셀어레이부내에 도전층 패턴 및 물질층 패턴을 형성한 다음, 상기 결과물 상에 제1층간 절연층을 형성한다. 이어서 상기 물질층패턴을 식각종말 검출점으로 이용하는 CMP공정을 이용하여 상기 제1층간절연층을 평탄화하고, 평탄화된 상기 제1층간 절연층 상에 제2층간 절연층을 형성한 다음, 셀어레이부의 상기 제2층간 절연층 및 물질층 패턴의 일부를 식각하여 상기 도전층 패턴을 노출시키는 제1콘택홀을 형성하고, 주변회로부의 상기 제2 및 제1층간절연층의 일부를 식각하여 상기 기판을 노출시키는 제2콘택홀을 형성한다. 상기 방법에 따르면, 보다 신뢰성 있는 층간 절연층의 평탄화 방법을 통해 신뢰성 있는 반도체 장치를 얻을 수 있다.The planarization method of a semiconductor device is described. A conductive layer and a material layer are sequentially deposited on the semiconductor substrate, and the conductive layer and the material layer are patterned to form a conductive layer pattern and a material layer pattern in a cell array portion, and then a first interlayer insulating layer is formed on the resultant. do. Subsequently, the first interlayer insulating layer is planarized using a CMP process using the material layer pattern as an etching end detection point, and a second interlayer insulating layer is formed on the planarized first interlayer insulating layer. A portion of the second interlayer insulating layer and a material layer pattern may be etched to form a first contact hole exposing the conductive layer pattern, and portions of the second and first interlayer insulating layers of a peripheral circuit part may be etched to form the substrate. A second contact hole for exposing is formed. According to the above method, a reliable semiconductor device can be obtained through a more reliable planarization of the interlayer insulating layer.

Description

반도체 장치의 평탄화 방법Planarization Method of Semiconductor Device

제1a도 내지 제2b도는 종래 기술에 따른 CMP를 이용한 층간 절연층의 평탄화 방법을 설명하기 위한 단면도.1A to 2B are cross-sectional views for explaining a planarization method of an interlayer insulating layer using CMP according to the prior art.

제3a도 내지 제8b도는 본 발명의 일 실시예에 따른 절연층 평탄화 방법을 설명하기 위해 도시한 공정순서도.3A to 8B are flowcharts illustrating a method of planarizing an insulating layer according to an embodiment of the present invention.

본 발명은 반도체 장치의 평탄화 방법에 관한 것으로, 특히 층간 절연층의 표면율 CMP(Chemical-Mechanical Polishing)방법을 이용하여 평탄화시킬 수 있는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a planarization method of a semiconductor device, and more particularly, to a planarization method using a surface-mechanical mechanical-mechanical polishing (CMP) method of an interlayer insulating layer.

반도체 장치가 고집적화됨에 따라 반도체 기판 상에 형성되는 금속배선층의 수도 증가하게 되고, 각각의 금속배선층은 층간절연층에 의해 절연된다. 상기 층간절연층은 후속 사진 공정의 포커스 마진(focus margin)확보를 위해 평탄화 되어야 한다.As the semiconductor devices are highly integrated, the number of metal wiring layers formed on the semiconductor substrate also increases, and each metal wiring layer is insulated by an interlayer insulating layer. The interlayer insulating layer should be planarized to secure the focus margin of the subsequent photographic process.

반도체 장치에 있어서 평탄화는 일반적으로 BPSG리플로우와 같은 기술에 의해 실현되어져 왔다.In semiconductor devices, planarization has generally been realized by techniques such as BPSG reflow.

BPSG 리플로우 기술은 BPSG를 증착한 다음 800℃ 이상의 온도의 열을 가해 상기 BPSG를 유동성있게 만든 다음, 리플로우시켜 표면을 평탄화시키는 방법이다. 그러나, 웨이퍼에 배선층으로 알루미늄이 증착되어 있는 경우 상기 리플로우를 위한 온도는 너무 높으며, 웨이퍼 전면을 평탄화하기에는 부적합하다.BPSG reflow technology is a method of depositing BPSG and applying heat at a temperature of 800 ° C. or more to make the BPSG fluid, and then reflow to planarize the surface. However, when aluminum is deposited as a wiring layer on the wafer, the temperature for the reflow is too high and is not suitable for planarizing the entire surface of the wafer.

상기 BPSG 리플로우 기술 이외에 레지스트 에치백 기술등이 알려져 있으나 이는 층간절연층의 두께 증가, 추가 공정의 필요, 및 층간절연층과 레지스트의 에치비가 작아서 컨트롤이 어려운 문제점이 있다.In addition to the BPSG reflow technique, a resist etch back technique is known, but this is problematic in that it is difficult to control because the thickness of the interlayer insulating layer is increased, the need for additional processing, and the etch ratio of the interlayer insulating layer and the resist is small.

최근, 평탄화 기술의 하나로 화학적/기계적 연마(Chmical-Mechnical Polishing, 이하 CMP라 한다)방법이 제안되어 있다. CMP는 웨이퍼와 연마 패드 사이에 슬러리(slurry)를 투입하여 웨이퍼를 연마하는 방법이다. 통상 슬러리에는 기계적인 연마에 사용되는 연마제, 예를 들면 Alumina 또는 Silica등과 화학적 연마에 사용되는 DI(De-Ionized water, 순수) 및 PH 조절용액, 예컨대 KOH 또는 NaOH등이 섞여 있다. 이 방법은 기계적인 연마와 화학적인 식각이 동시에 진행된다.Recently, as a planarization technique, a chemical / mechanical polishing (hereinafter referred to as CMP) method has been proposed. CMP is a method of polishing a wafer by putting a slurry between the wafer and the polishing pad. In general, the slurry is a mixture of abrasives used for mechanical polishing, such as Alumina or Silica, and DI (De-Ionized water, pure water) and PH adjusting solution used for chemical polishing, such as KOH or NaOH. In this method, mechanical polishing and chemical etching are performed simultaneously.

제1a도 내지 제2b도는 종래 기술에 따른 CMP를 이용한 층간절연층의 평탄화 방법을 설명한다. 각 도면의 a도는 셀어레이부를, b도는 주변회로부를 각각 도시한다.1A to 2B illustrate a planarization method of an interlayer insulating layer using CMP according to the prior art. Fig. A shows a cell array portion and b shows a peripheral circuit portion, respectively.

제1a도 및 제1b도를 참조하면, 반도체 기판(1)상의 셀어레이영역에 소자분리를 위한 필드산화막(3)을 형성하고, 상기 필드산화막(3)상에 게이트 산화막, 게이트 도전층 및 상부절연층으로 이루어진 게이트 전극 패턴(5)을 형성한다. 이어서, 상기 결과물 상에 폴리실리콘을 증착한 다음 패터닝하여 폴리실리콘 패드(7)을 형성한다. 폴리실리콘 패드(7)가 형성된 상기 결과물상에 층간절연층(9)을 두껍게 증착한다. 상기 층간절연층의 표면에는 하부층들에 의해 굴곡이 발생된다.Referring to FIGS. 1A and 1B, a field oxide film 3 for device isolation is formed in a cell array region on a semiconductor substrate 1, and a gate oxide film, a gate conductive layer, and an upper portion are formed on the field oxide film 3. A gate electrode pattern 5 made of an insulating layer is formed. Subsequently, polysilicon is deposited on the resultant and then patterned to form a polysilicon pad 7. A thick interlayer insulating layer 9 is deposited on the resulting product on which the polysilicon pad 7 is formed. The surface of the interlayer insulating layer is bent by the lower layers.

제2a도 및 제2b도를 참조하면, 층간절연층(9)이 형성된 상기 결과물에 대한 CMP 공정을 진행하여 상기 층간 절연층(9)을 평탄화시킨다. 이어서, 평탄화된 상기 층간절연층(9)의 일부를 식각하여 셀어레이부의 상기 폴리실리콘 패드(7)의 일부를 노출시키는 제1콘텍홀(a1) 및 주변회로부의 활성영역을 노출시키는 제2콘택홀(a2)을 형성한다. 이후 통상의 방법을 사용하여 층간절연층(9)상부에 비트라인(도시되지 않음)을 형성한다.2A and 2B, the interlayer insulating layer 9 is planarized by performing a CMP process on the resultant product having the interlayer insulating layer 9 formed thereon. Subsequently, a portion of the planarized interlayer insulating layer 9 is etched to expose a first contact hole a1 exposing a portion of the polysilicon pad 7 of the cell array portion and a second contact exposing an active region of the peripheral circuit portion. The hole a2 is formed. A bit line (not shown) is then formed over the interlayer insulating layer 9 using conventional methods.

상기와 같이 폴리실리콘 패드(7)을 사용하고, 폴리실리콘 패드(7)와 비트라인 사이의 절연층 평탄화 방법으로 CMP공정을 적용하는 경우 다음과 같은 문제점이 발생하게 된다.As described above, when the polysilicon pad 7 is used and the CMP process is applied by the insulating layer planarization method between the polysilicon pad 7 and the bit line, the following problems occur.

첫째, 상기 CMP공정을 시간을 조정하여 진행할 경우, 웨이퍼별, 런(run)별로 발생하는 층간절연층의 두께차이에 의해 후속 공정의 마진(margin) 부족이 발생하거나, 폴리실리콘 패드까지 폴리싱되는 경우가 발생할 수 있다.First, when the CMP process is performed by adjusting the time, a margin shortage of a subsequent process occurs due to the thickness difference of the interlayer insulating layer generated by wafers or runs, or when the polysilicon pad is polished. May occur.

둘째, 셀어레이부 폴리실리콘 패드 상부에 형성할 콘택홀과 주변회로부 활성영역상에 형성할 콘택홀 사이에는 식각해야할 층간절연층의 두께 차이가 발생하게 된다. (주변회로의 활성영역 상부에 콘택홀을 형성하기 위한 층간절연층의 두께가 더 두꺼움)이로 인해 설에레이부 콘택홀에서는 오버에치가 진행되고 폴리실리콘 패드가 식각되어 비트라인과 게이트 도전층이 전기적으로 접속되는 문제점이 발생할 수 있다.Second, there is a difference in thickness of the interlayer insulating layer to be etched between the contact hole to be formed on the cell array polysilicon pad and the contact hole to be formed on the active area of the peripheral circuit part. (The thickness of the interlayer insulating layer for forming the contact hole in the upper portion of the active circuit of the peripheral circuit is thicker.) Therefore, the over-etching is performed in the contact hole portion of the sulray, and the polysilicon pad is etched to form the bit line and the gate conductive layer. The problem of electrical connection may occur.

따라서, 본 발명의 목적은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 보다 신뢰성 있는 층간 절연층의 평탄화 방법을 제공하는 것이다.Accordingly, it is an object of the present invention to provide a method of planarizing a more reliable interlayer insulating layer, which has been devised to solve the above-mentioned conventional problems.

상기 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 도전층 및 물질층을 차례로 증착하는 단계; 사진식각공정을 이용하여 상기 도전층 및 물질층을 패터닝하여 셀어레이부 내에 도전층 패턴 및 물질층 패턴을 형성하는 단계; 상기 결과물상에 제1층간절연층을 형성하는 단계; 상기 물질층 패턴을 식각종말 검출점으로 이용하는 CMP공정을 이용하여 상기 제1층간절연층을 평탄화하는 단계; 평탄화된 상기 제1층간절연층 상에 제2층간절연층을 형성하는 단계; 및 셀어레이부의 상기 제2층간절연층 및 물질층 패턴의 일부를 식각하여 상기 도전층 패턴을 노출시키는 제1콘택홀을 형성하고, 주변회로부의 상기 제2 및 제1층간절연층의 일부를 식각하여 상기 기판을 노출시키는 제2콘택홀을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 평탄화 방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of depositing a conductive layer and a material layer on a semiconductor substrate; Patterning the conductive layer and the material layer using a photolithography process to form a conductive layer pattern and a material layer pattern in the cell array portion; Forming a first interlayer insulating layer on the resultant product; Planarizing the first interlayer insulating layer using a CMP process using the material layer pattern as an etching end detection point; Forming a second interlayer dielectric layer on the planarized first interlayer dielectric layer; And etching a part of the second interlayer insulating layer and the material layer pattern of the cell array part to form a first contact hole exposing the conductive layer pattern, and etching a part of the second and first interlayer insulating layers of the peripheral circuit part. Forming a second contact hole exposing the substrate to provide a planarization method of the semiconductor device.

본 발명의 바람직한 실시예에 의하면, 상기 물질층은 상기 제1층간절연층과 식각선택비를 갖는 물질, 예컨대 실리콘질화물로 형성한다.According to a preferred embodiment of the present invention, the material layer is formed of a material having an etch selectivity with the first interlayer insulating layer, for example, silicon nitride.

이때, 상기 실리콘질화물은 SiN 및 SiON중에서 어느 하나를 사용하며, 상기 물질층은 200∼500Å의 두께를 갖도록 형성한다. 한편, 상기 도전층은 불순물이 도우프된 폴리실리콘으로 형성하고, 상기 제1층간절연층은 불순물이 도우프되지 않은 실리콘산화물(USG)로 형성하고, 상기 제2층간절연층은 고온산화물(HTO)로 형성하는 것이 바람직하다.At this time, the silicon nitride is used any one of SiN and SiON, the material layer is formed to have a thickness of 200 ~ 500Å. Meanwhile, the conductive layer is formed of polysilicon doped with impurities, the first interlayer insulating layer is formed of silicon oxide (USG) that is not doped with impurities, and the second interlayer insulating layer is formed of high temperature oxide (HTO). It is preferable to form into).

상기 제1 및 제2콘택홀을 형성하는 단계 후, 상기 셀어레이부 내에 비트라인을 형성하는 단계를 더 구비할 수 있다.After forming the first and second contact holes, the method may further include forming a bit line in the cell array unit.

상기 방법에 따르면, 보다 신뢰성 있는 층간절연층의 평탄화 방법을 통해 신뢰성 있는 반도체 장치를 얻을 수 있다.According to the above method, a reliable semiconductor device can be obtained through a more reliable planarization of the interlayer insulating layer.

이하 첨부된 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제3a도 내지 제8b도는 본 발명의 일 실시예에 따른 절연층 평탄화 방법을 설명하기 위해 도시한 공정순서도이다. 각 도면에 있어서, a도는 셀어레이부를, b도는 주변회로부를 나타낸다.3A to 8B are flowcharts illustrating a method of planarizing an insulating layer according to an embodiment of the present invention. In each figure, a shows a cell array part, and b shows a peripheral circuit part.

제3a도 및 제3b도는 제1도전층 및 물질층을 형성하는 단계를 도시한다.3A and 3B illustrate forming the first conductive layer and the material layer.

반도체 기판(51)상의 셀어레이 영역에 소자분리를 위한 필드산화막(53)을 통상의 열산화 공정을 이용하여 형성하고, 상기 필드산화막(53)상에 게이트 산화막, 게이트 도전층 및 상부 절연층으로 이루어진 게이크 전극 패턴(55)을 형성한 다음 상기 기판에 불순물을 이온주입하여 소오스/드레인(도시되지 않음)을 형성한다. 이어서 상기 결과물상에 도전물 예컨대 폴리실리콘을 중착하여 제1도전층(57)을 형성한 다음, 상기 제1도전층(57)상에, 절연물 예컨대 SiON을 중착하여 물질층을 형성한다.A field oxide film 53 for device isolation is formed in a cell array region on the semiconductor substrate 51 by using a conventional thermal oxidation process, and a gate oxide film, a gate conductive layer, and an upper insulating layer are formed on the field oxide film 53. After forming the gate electrode pattern 55, impurities are implanted into the substrate to form a source / drain (not shown). Subsequently, a conductive material such as polysilicon is deposited on the resultant to form a first conductive layer 57, and then an insulating material, such as SiON, is deposited on the first conductive layer 57 to form a material layer.

여기에서 상기 게이트 도전층은 폴리실리콘층 및 텅스텐 실리사이드층을 구비하는 폴리사이드 구조로 형성할 수 있으며, 상기 물질층(59)은 이후의 CMP공정에서 식각종말점의 검출이 가능한 물질을 사용하여 형성하는 것이 바람직하다. 또한 상기 물질층(59)은 이후의 CMP공정에서 상기 폴리실리콘 패드(58)가 노출되지 않도록 충분한 두께로 형성하는 것이 바람직하다.Here, the gate conductive layer may be formed of a polyside structure including a polysilicon layer and a tungsten silicide layer, and the material layer 59 may be formed using a material capable of detecting an etching end point in a subsequent CMP process. It is preferable. In addition, the material layer 59 may be formed to a sufficient thickness so that the polysilicon pad 58 is not exposed in a subsequent CMP process.

제4a도 및 제4b도는 폴리실리콘 패드(58)을 형성하는 단계를 도시한다.4A and 4B illustrate the step of forming the polysilicon pad 58.

물질층(59)이 형성된 상기 결과물 상에 포토레지스트를 도포한 다음 패터닝하여 폴리실리콘 패드 형성을 위한 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 물질층 및 제1도전층을 식각함으로써 물질층패턴(60) 및 폴리실리콘 패드(58)을 형성한다.A photoresist is applied on the resultant material layer 59 formed thereon and then patterned to form a photoresist pattern (not shown) for forming a polysilicon pad. Then, the photoresist pattern is used as an etching mask. The material layer pattern 60 and the polysilicon pad 58 are formed by etching the layer and the first conductive layer.

제5a도 및 제5b도는 제1층간 절연층(61)을 형성하는 단계를 도시한다.5A and 5B illustrate the step of forming the first interlayer insulating layer 61.

폴리실리콘 패드(58) 및 물질층패턴(60)이 형성된 상기 결과물 상에 절연물, 예컨대 USG를 중착하여 제1층간절연층(61)을 형성한다.The first interlayer insulating layer 61 is formed by depositing an insulating material, for example, USG, on the resultant product on which the polysilicon pad 58 and the material layer pattern 60 are formed.

여기에서, 상기 제1층간절연층(61)은 상기 물질층패턴(60)과 건식식각 선택비 차이를 갖는 각기 다른 물질을 사용하여 형성하며, 상기 제1층간절연층의 표면에는 하부층들, 예컨대 폴리실리콘 패드등에 의해 굴곡이 발생된다.Here, the first interlayer insulating layer 61 is formed using different materials having a difference in dry etching selectivity from the material layer pattern 60, and lower layers, for example, are formed on the surface of the first interlayer insulating layer. Bending occurs due to polysilicon pads or the like.

제6a도 및 제6b도는 CMP공정을 진행하는 단계를 도시한다.6A and 6B show the steps of proceeding with the CMP process.

제1층간 절연층(61)이 형성된 상기 결과물에 대한 CMP공정을 실시한다. 여기에서 상기 폴리실리콘 패드(58)상부에 형성된 상기 물질층 패턴(60)이 상기 CMP공정의 식각종말 검출점이 되어 상기 물질층 패턴(60)이 노출되는 순간 CMP공정이 정지된다. 상기 CMP공정에 의해 상기 제1층간 절연층의 표면이 평탄화 된다.The CMP process is performed on the resultant formed with the first interlayer insulating layer 61. Here, the CMP process is stopped as soon as the material layer pattern 60 formed on the polysilicon pad 58 becomes the etch end detection point of the CMP process and the material layer pattern 60 is exposed. The surface of the first interlayer insulating layer is planarized by the CMP process.

제7a도 및 제7b도는 제2층간 절연층(63)을 형성하는 단계를 도시한다.7A and 7B illustrate forming the second interlayer insulating layer 63.

CMP공정이 진행된 상기 결과물 상에 절연물, 예컨대 HTO를 증착하여 제2층간절연층(63)을 형성한다. 상기 제2층간절연층(63)에 의해 폴리실리콘 패드(58)와 이후 형성될 비트라인 사이의 층간 절연층의 두께를 매우 균일하게 조절할 수 있다.The second interlayer dielectric layer 63 is formed by depositing an insulator, for example, HTO, on the resultant having undergone the CMP process. The thickness of the interlayer insulating layer between the polysilicon pad 58 and the bit line to be formed later may be controlled to be very uniform by the second interlayer insulating layer 63.

제8a도 및 제8b도는 제1 및 제2 콘택홀(h1 및 h2)을 형성하는 단계를 도시한다.8A and 8B illustrate forming first and second contact holes h1 and h2.

제2층간절연층이 형성된 상기 결과물 사에 통상의 사진식각 공정을 이용하여 상기 제2층간 절연층(63), 물질층 패턴(60) 및 제1층간 절연층(61)의 일부를 식각함으로써, 셀어레이부의 상기 폴리실리콘 패드(7)의 일부를 노출시키는 제1콘택홀(h1) 및 주변회로부의 활성영역을 노출시키는 제2콘택홀(h2)을 형성한다. 이후 통상의 방법을 사용하여 상기 층간절연층(9) 상부에 비트라인(도시되지 않음)을 형성한다.By etching a part of the second interlayer insulating layer 63, the material layer pattern 60 and the first interlayer insulating layer 61 using a conventional photolithography process on the resultant yarn in which the second interlayer insulating layer is formed, A first contact hole h1 exposing a part of the polysilicon pad 7 of the cell array unit and a second contact hole h2 exposing an active region of the peripheral circuit unit are formed. Thereafter, a bit line (not shown) is formed on the interlayer insulating layer 9 using a conventional method.

여기에서, 상기 물질층패턴(60)과 상기 제1층간절연층(61)과의 식각선택비차를 이용하여 셀어레이부 및 주변회로부의 상기 제1 및 제2콘택홀(h1 및 h2)을 형성한다. 따라서, 상기 주변회로부의 콘택홀 형성시 식각되어야 할 층의 더 두껍다 하더라도 상기 셀 어레이부의 폴리실리콘패드(58)가 식각되지 않고 상기 제1 및 제2콘택홀(h1 및 h2)이 형성할 수 있다.Here, the first and second contact holes h1 and h2 are formed by using an etching selectivity difference between the material layer pattern 60 and the first interlayer insulating layer 61. do. Therefore, even if the thickness of the layer to be etched when forming the contact hole of the peripheral circuit part is thicker, the polysilicon pad 58 of the cell array part may not be etched and the first and second contact holes h1 and h2 may be formed. .

이때, 상기 물질층 패턴(60)의 두께는 상기 제1층간 절연층(61)과의 식각 선택비를 고려하여 상기 폴리실리콘 패드(58)에 콘택형성이 가능하도록 조절하는 것이 바람직하다.In this case, the thickness of the material layer pattern 60 may be adjusted to allow contact formation to the polysilicon pad 58 in consideration of an etch selectivity with the first interlayer insulating layer 61.

본 발명에 따르면, 폴리실리콘 상에 평탄화를 위한 CMP공정에서 식각종말 검출점으로 사용될 물질층을 형성하고 CMP공정을 진행한 다음, 제2층간 절연층을 형성함으로써, 신뢰성 있는 CMP공정을 진행할 수 있으며, 셀 어레이부 및 주변회로부의 단차에 의해 콘택홀 형성시 발생하는 폴리실리콘 패드의 오버에치를 예방하여 신뢰성 있는 반도체 장치를 제조할 수 있다.According to the present invention, by forming a material layer to be used as an etch end detection point in the CMP process for planarization on polysilicon, and then proceed with the CMP process, by forming a second insulating layer between layers, it is possible to proceed a reliable CMP process In addition, it is possible to manufacture a reliable semiconductor device by preventing over-etching of the polysilicon pad generated when forming the contact hole due to the step difference between the cell array unit and the peripheral circuit unit.

본 발명은 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 실시가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications can be made by those skilled in the art within the technical idea of the present invention.

Claims (8)

반도체 기판 상에 도전층 및 물질층을 차례로 증착하는 단계; 사진식각공정을 이용하여 상기 도전층 및 물질층을 패터닝하여 셀어레이부 내에 도전층 패턴 및 물질층 패턴을 형성하는 단계; 상기 결과물 상에 제1층간 절연층을 형성하는 단계; 상기 물질층 패턴을 식각종말 검출점으로 이용하는 CMP공정을 이용하여 상기 제1층간 절연층을 평탄화하는 단계; 평탄화된 상기 제1층간절연층 상에 제2층간절연층을 형성하는 단계; 및 셀어레이부의 상기 제2층간 절연층 및 물질층 패턴의 일부를 식각하여 상기 도전층 패턴을 노출시키는 제1콘택홀을 형성하고, 주변회로부의 상기 제2 및 제1층간절연층의 일부를 식각하여 상기 기판을 노출시키는 제2콘택홀을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 평탄화 방법.Sequentially depositing a conductive layer and a material layer on the semiconductor substrate; Patterning the conductive layer and the material layer using a photolithography process to form a conductive layer pattern and a material layer pattern in the cell array portion; Forming a first interlayer insulating layer on the resultant product; Planarizing the first interlayer insulating layer using a CMP process using the material layer pattern as an etching end detection point; Forming a second interlayer dielectric layer on the planarized first interlayer dielectric layer; And etching a part of the second interlayer insulating layer and the material layer pattern of the cell array part to form a first contact hole exposing the conductive layer pattern, and etching a part of the second and first interlayer insulating layers of the peripheral circuit part. Forming a second contact hole exposing the substrate. 제1항에 있어서, 상기 물질층은 상기 제1층간절연층과 식각선택비를 갖는 물질로 형성하는 것을 특징으로 하는 반도체 장치의 평탄화 방법.The method of claim 1, wherein the material layer is formed of a material having an etch selectivity with respect to the first interlayer insulating layer. 제2항에 있어서, 상기 물질층은 실리콘질화물로 형성된 것을 특징으로 하는 반도체 장치의 평탄화 방법.The method of claim 2, wherein the material layer is formed of silicon nitride. 제3항에 있어서, 상기 실리콘질화물은 SiN 및 SiON에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 평탄화 방법.4. The method of claim 3, wherein the silicon nitride is any one selected from SiN and SiON. 제1항에 있어서, 상기 물질층은 200~500Å의 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 장치의 평탄화 방법.The method of claim 1, wherein the material layer is formed to have a thickness of 200 to 500 kPa. 제1항에 있어서, 상기 제1층간 절연층은 불순물이 도우프되지 않은 실리콘 산화물(USG)로 형성하는 것을 특징으로 하는 반도체 장치의 평탄화 방법.The method of claim 1, wherein the first interlayer insulating layer is formed of silicon oxide (USG) that is not doped with impurities. 제1항에 있어서, 상기 제2층간절여층은 고온산화물로 형성하는 것을 특징으로 하는 반도체 장치의 평탄화 방법.The method of claim 1, wherein the second interlayer blocking layer is formed of a high temperature oxide. 제1항에 있어서, 상기 제1 및 제2 콘택홀을 형성하는 단계 후, 상기 셀어레이부 내에 비트라인을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 평탄화 방법.The method of claim 1, further comprising forming a bit line in the cell array unit after the forming of the first and second contact holes.
KR1019950021399A 1995-07-20 1995-07-20 Method for plane of semiconductor device KR0151078B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950021399A KR0151078B1 (en) 1995-07-20 1995-07-20 Method for plane of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950021399A KR0151078B1 (en) 1995-07-20 1995-07-20 Method for plane of semiconductor device

Publications (2)

Publication Number Publication Date
KR970008405A KR970008405A (en) 1997-02-24
KR0151078B1 true KR0151078B1 (en) 1998-12-01

Family

ID=19421054

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950021399A KR0151078B1 (en) 1995-07-20 1995-07-20 Method for plane of semiconductor device

Country Status (1)

Country Link
KR (1) KR0151078B1 (en)

Also Published As

Publication number Publication date
KR970008405A (en) 1997-02-24

Similar Documents

Publication Publication Date Title
KR19990076229A (en) Manufacturing method of DRAM cell capacitor
KR100281892B1 (en) Method for fabricating a golbally planarized semiconductor device
US20020048884A1 (en) Vertical source/drain contact semiconductor
US6566236B1 (en) Gate structures with increased etch margin for self-aligned contact and the method of forming the same
KR0151078B1 (en) Method for plane of semiconductor device
US6087262A (en) Method for manufacturing shallow trench isolation structure
US6706633B2 (en) Method of forming a self-aligned contact pad for use in a semiconductor device
KR100275136B1 (en) Method for forming polysilicon plug-pad in semiconductor device
KR100333539B1 (en) Micro contact hole formation method of semiconductor device
KR100532393B1 (en) A method of manufacturing a semiconductor memory device comprising the step of simultaneously etching a multilayer insulating film
KR0161458B1 (en) Planerizing method of semiconductor device
KR100738577B1 (en) Method of contact in semiconductor device
JP2000091340A (en) Wiring formation of semiconductor device
JPH11135613A (en) Manufacture of semiconductor device
KR100506050B1 (en) Contact formation method of semiconductor device
KR100604587B1 (en) Method of manufacturing a semiconductor device
KR100520514B1 (en) Method of manufacturing semiconductor device
KR100327663B1 (en) Forming method for inter layer oxide of semiconductor device
KR100439477B1 (en) Fabricating method of Tungsten plug in semiconductor device
KR100200740B1 (en) Manufacturing method of semiconductor device in contact structure
KR100477837B1 (en) Semiconductor Device Manufacturing Method for Planarization
KR20010027866A (en) Method of forming interlayer dielectric in the part of wafer having deep step
JPH11168142A (en) Forming method of via hole in semiconductor device
KR19980026089A (en) Method for forming self-aligned contact hole in semiconductor device
KR100258369B1 (en) Manufacturing method of contact of semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100528

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee