KR0150122B1 - 반도체 저항 소자 및 그 제조 방법 - Google Patents

Abstract

본 발명은 온도 변화 및 전압 변화에 의한 저항값 변화가 작은 반도체 저항 소자에 관한 것으로서, 제1저항인 확산층과 제2저항인 폴리 실리콘층을 수직 배치하여 제1저항과 제2저항으로 구성된 복합 저항을 수직으로 만들어 저항값을 줄이고 저항 면적을 최소화 하는데에 그 목적이 있으며, 상기 제1저항이 p+타입 확산층인 경우에는 온도 및 전압이 증가하면 비례하여 저항값이 증가하고, 상기 제2저항이 n+타입 확산층인 경우에는 온도 및 전압이 증가하면 비례하여 저항값이 감소하는 특성을 갖는 바, 상기 제1저항과 제2저항으로 구성된 복합 저항은 온도 및 전압 변화에 따른 저항값의 변화가 상쇄되어 전체적으로 저항의 변화율이 거의 제로에 가까와 지는 특징을 갖는다.

Description

반도체 저항 소자 및 그 제조 방법

제1도는 폴리 실리콘을 이용한 종래의 반도체 저항 소자의 단면도이고,

제2도는 확산층을 이용한 종래의 반도체 저항 소자의 단면도이고,

제3도는 (a)-(g)는 본 발명의 실시예에 따른 반도체 저항 소자의 제조 방법을 나타낸 공정 순서의 단면도이고,

제4도는 본 발명의 한 실시예에 따른 반도체 저항 소자의 단면도이고,

제5도의 (a)-(c)는 본 발명의 실시예에 따른 반도체 저항 소자의 제조 방법을 나타낸 공정 순서의 평면도이고,

제6도는 본 발명의 다른 실시예에 따른 반도체 저항 소자의 단면도이고,

제7도는 본 발명의 제5도의 등가 회로도이고,

제8도는 본 발명의 제6도의 등가 회로도이다.

본 발명은 폴리 실리콘 저항과 확산 저항을 이용한 반도체 저항 소자에 관한 것으로서 특히, 온도 변화 및 전압 변화에 의한 저항값 변화가 작은 반도체 저항 소자에 관한 것이다.

제1도는 폴리 실리콘을 종래의 이용한 반도체 저항 소자의 단면도이고, 제2도는 확산층을 이용한 종래의 반도체 저항 소자의 단면도이다.

제1도에 도시한 바와 같이, 종래에는 수동 소자인 저항을 실리콘 기판(12)상에 구현하기 위해서는 필드 산화막(14)에 폴리 실리콘(16)을 형성하는 방법이나, 실리콘 기판(22)에 상기 실리콘 기판(22)과는 반대 도전형인 불순물을 이온 주입하여 확산 저항(26)을 사용하는 제2도에 도시한 바와 같은 방법을 이용하였다.

그러나 상기한 종래의 방법은 100Ω 이하의 낮은 저항을 얻기 위해서는 저항의 폭을 늘려 사용하여야 한다. 따라서 저항이 차지하는 면적이 크게 되므로 칩 크기를 줄일 수 없는 단점이 있다.

본 발명은 이러한 문제점을 해결하기 위한 것으로서, 제1 저항인 확산층과 제2저항인 폴리 실리콘층을 수직 배치하여 제1저항과 제2저항으로 구성된 복합 저항을 수직으로 만듬으로써 저항값을 줄이고 저항 면적을 최소화하는 데에 그 목적이 있다.

이러한 목적을 달성하기 위한 본 발명은, 제2도전형 확산층이 형성되어 있는 제1도전형 기판과, 상기 확산층 위에 형성되어 있는 산화막과, 상기 산화막의 상부에 형성되어 있으며 제1도전형 불순물이 주입되어 있는 폴리 실리콘층과, 상기 폴리 실리콘층 위에 적층되어 있는 절연막과, 상기 확산층 및 상기 폴리 실리콘층과 연결되어 있는 메탈층을 포함하는 것을 특징으로 한다.

이러한 목적을 달성하기 위한 본 발명의 제조 방법은, 상기 기판 위에 제2도전형의 확산층을 형성하는 단계와, 상기 확산층의 상부에 산화막을 형성하는 단계와, 상기 산화막을 덮도록 제2도전형의 폴리 실리콘층을 형성하는 단계와, 상기 폴리 실리콘층을 덮도록 절연막을 적층하는 단계와, 상기 절연막, 폴리 실리콘층 및 산화막을 식각하여 상기 확산층이 드러나는 콘택홀을 형성한 후, 상기 콘택홀을 통하여 상기 확산층 및 상기 폴리 실리콘층과 연결되는 메탈층을 형성하는 단계로 이루어져 있는 것을 특징으로 한다.

본 발명에 따른 이러한 반도체 저항 소자는 제1 저항인 확산층과 제2저항인 폴리 실리콘층을 수직 배치하여 제1저항과 제2저항으로 구성된 복합 저항을 수직으로 만듬으로써 저항값을 줄이고 저항 면적을 최소화할 수 있다.

또한 제1저항과 제2저항 6으로 구성된 복합 저항은 직렬 또는 병렬로 연결하여 사용할 수 있다.

한편, 상기 제1저항이 p+타입 확산층인 경우에는 온도 및 전압이 증가하면 비례하여 저항값이 증가하고, 상기 제2저항이 n+타입 확산층인 경우에는 온도 및 전압이 증가하면 비례하여 저항값이 감소한다.

따라서, 상기 제1저항과 제2저항으로 구성된 복합 저항은 상기한 제1저항의 특성과 상기한 제2저항의 특성에 의해 온도 및 전압 변화에 따른 저항값의 변화가 상쇄되어 전체적으로 저항의 변화율이 거의 제로에 가까워진다.

그러면, 첨부한 도면을 참고로 하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세하게 설명한다.

제3도의 (a)-(g)는 본 발명의 실시예에 따른 반도체 저항 소자의 제조 방법을 나타낸 공정 순서의 단면도이고, 제4도는 본 발명의 한 실시예에 따른 반도체 저항 소자의 단면도이고, 제5도의 (a)-(c)는 본 발명의 실시예에 따른 반도체 저항 소자의 제조 방법을 나타낸 공정 순서의 평면도이고, 제6도는 본 발명의 다른 실시예에 따른 반도체 저항 소자의 단면도이고, 제7도는 본 발명의 제5도의 등가 회로도이고, 제8도는 본 발명의 제6도의 등가 회로도이다.

제3도의 (g) 및 제4도에 도시한 바와 같이 본 발명의 실시예에 따른 반도체 저항 소자는, 제2도전형 확산층(33)이 형성되어 있는 제1도전형 기판(31)과, 상기 확산층(33)위에 형성되어 있는 산화막(34)과, 상기 산화막(34)의 상부에 형성되어 있으며 제1도전형 불순물이 주입되어 있는 폴리 실리콘층(35)과, 상기 폴리 실리콘층(35)위에 적층되어 있는 절연막(36)과, 상기 확산층(33) 및 상기 폴리 실리콘층(35)과 연결되어 있는 메탈층(37)을 포함하는 것을 특징으로 한다.

이때, 상기 확산층(33) 양단의 상기 기판(31)에 필드 산화막(32)을 형성할 수 있다.

또한, 상기 확산층(33)에 주입된 불순물은 붕소 또는 BF2이다.

그리고 제1저항인 확산층(33)과 제2저항인 폴리 실리콘층(17)은 제4도에 도시한 바와 같이 병렬로 접속하거나 제6도에 도시한 바와 같이 직렬로 접속할 수 있다. 한편 상기 제5도에 대한 등가 회로도는 제7도에 도시되어 있으며, 상기 제6도에 대한 등가 회로도는 제8도에 도시되어 있다.

상기한 구성에 의한, 이 발명의 실시예에 따른 반도체 저항 소자의 제조 방법은 다음과 같다.

먼저, 제3a도에 도시한 바와 같이, n타입으로 도핑된 실리콘 기판(31)에 통상의 LOCOS 방법으로 절연막인 필드 산화막(32)을 형성하여 저항 소자가 형성될 영역을 정의한다.

다음, 제3b도에 도시한 바와같이, 필드 산화막(32) 사이의 상기 기판(31)에 붕소 또는 BF₂따위의 p형 불순물을 주입 확산시켜 확산층(33)을 형성한다.

이때, 이온 주입 에너지는 이온이 필드 산화막(32)을 투과하지 않을 정도로 조절하고, 이온 주입 농도는 형성하고자 하는 저항의 값에 따라 조절한다.

다음, 제3c도에 도시한 바와 같이, 상기 확산층(33)의 상부에 산화막(34)을 침적 또는 열산화 방법으로 형성한다. CVD법으로 산화막(34)을 형성한 경우에는 주입된 이온을 활성화하고 확산시키기 위한 약간의 열처리 공정이 필요하나, 열산화 방법은 열처리가 필요없다. 이때 산화막(34)의 두께는 임의로 조정 가능하다.

다음, 제3d도에 도시한 바와 같이, 상기 필드 산화막(32)과 상기 산화막(34)의 상부에 폴리 실리콘층(35)을 CVD법으로 형성한 후, As, Sb 또는 P 따위의 n타입 불순물을 주입한다.

다음, 제3e 및 제5a에 도시한 바와 같이, 상기 폴리 실리콘층(35)을 사진 식각하여 산화막(34)을 덮도록 패터닝한다.

다음, 제3f 및 제5b도에 도시한 바와 같이, 상기 n타입으로 도핑된 폴리 실리콘층(35)을 덮도록 절연막(36)을 적층한다.

다음, 제3g도 및 제5c도에 도시한 바와 같이, 절연막(36), 폴리 실리콘층(35) 및 산화막(34) 중 필드 산화막(32) 부근을 식각하여 콘택홀(38)을 형성한 후 상기 콘택홀(38)을 통하여 상기 제2도전형 확산층(33) 및 상기 폴리 실리콘층(35)과 연결되도록 상기 절연막(36)의 상부에 메탈층(37)을 적층한다.

그러므로 본 발명에 따른 반도체 장치 및 그 제조 방법은, 제1저항인 확산층과 제2저항인 폴리 실리콘층을 수직 배치하여 제1저항과 제2저항으로 구성된 복합 저항을 수직으로 만듬으로써 저항값이 줄어들고 저항 면적을 작아지는 장점이 있다.

또한 제1저항과 제2저항으로 구성된 복합 저항은 병렬 또는 직렬로 연결하여 사용하기 때문에 상기한 제1저항의 특성과 상기한 제2저항의 특성에 의해 온도 및 전압 변화에 따른 저항값의 변화가 상쇄되어 전체적으로 저항의 변화율이 거의 제로에 가까워지는 장점이 있다.

또한, 단일 폴리 실리콘 저항 또는 단일 확산 저항에 비하여 온도 변화 및 전압 변화에 의한 저항값의 변화율이 작기 때문에 저항 설계에 적합한 효과가 있다.

Claims (11)

1. 제2도전형 확산층이 형성되어 있는 제1도전형 기판과, 상기 확산층 위에 형성되어 있는 산화막과, 상기 산화막의 상부에 형성되어 있으며 제1도전형 불순물이 주입되어 있는 폴리 실리콘층과, 상기 폴리 실리콘층 위에 적층되어 있는 절연막과, 상기 확산층 및 상기 폴리 실리콘층과 연결되어 있는 메탈층을 포함하는 것을 특징으로 하는 반도체 저항 소자.
2. 제1항에 있어서, 상기 확산층 양단의 상기 기판에 형성되어 있는 필드 산화막을 더 포함하는 것을 특징으로 하는 반도체 저항 소자.
3. 제1항에 있어서, 상기 제1도 전형 불순물은 n타입이고, 상기 제2도 전형 불순물은 P타입인 것을 특징으로 하는 반도체 저항 소자.
4. 제1항에 있어서, 상기 확산층에 주입된 이온은 붕소 또는 BF₂인 것을 특징으로 하는 반도체 저항 소자.
5. 제1항에 있어서, 상기 확산층과 상기 폴리 실리콘층이 직렬로 접속되어 있는 것을 특징으로 하는 반도체 저항 소자.
6. 제1항에 있어서, 상기 확산층과 상기 폴리 실리콘층이 병렬로 접속되어 있는 것을 특징으로 하는 반도체 저항 소자.
7. 상기 기판 위에 제2도전형의 확산층을 형성하는 단계와, 상기 확산층의 상부에 산화막을 덮도록 형성하는 단계와, 제2도전형의 폴리 실리콘층을 상기 산화막을 덮도록 형성하는 단계와, 상기 폴리 실리콘층을 덮도록 절연막을 적층하는 단계와, 상기 절연막, 폴리 실리콘층 및 산화막을 식각하여 상기 확산층이 드러나는 콘택홀을 형성한 후, 상기 콘택홀을 통하여 상기 확산층 및 상기 폴리 실리콘층과 연결되는 메탈층을 형성하는 단계로 이루어져 있는 것을 특징으로 하는 반도체 저항 소자의 제조 방법.
8. 제7항에 있어서, 제1도전형으로 도핑된 실리콘 기판에 절연막인 필드 산화막을 형성하는 단계를 상기 확산층을 형성하는 단계 전에 더 포함하는 것을 특징으로 하는 반도체 저항 소자의 제조 방법.
9. 제7항에 있어서, 상기 제2도전형의 폴리 실리콘층을 상기 산화막을 덮도록 형성하는 단계는, 상기 산화막의 상부에 폴리 실리콘층을 형성한 후 제2도전형 불순물을 주입하는 단계와, 상기 폴리실리콘층을 사진 식각하여 패터닝하는 단계로 이루어져 있는 것을 특징으로 하는 반도체 저항 소자의 제조 방법.
10. 제7항에 있어서, 상기 산화막은 열산화 방법으로 형성하는 것을 특징으로 하는 반도체 저항 소자의 제조 방법.
11. 제7항에 있어서, 상기 폴리 실리콘층은 CVD 방법으로 형성하는 것을 특징으로 하는 반도체 저항 소자의 제조 방법.