KR0147978B1

KR0147978B1 - Nonlinear counter

Info

Publication number: KR0147978B1
Application number: KR1019950023340A
Authority: KR
Inventors: 천자홍
Original assignee: 배순훈; 대우전자주식회사
Priority date: 1995-07-31
Filing date: 1995-07-31
Publication date: 1998-12-01
Also published as: KR970008897A

Abstract

본 발명은 인가되는 클럭 펄스에 따라 비선형적으로 카운트되는 비선형 카운터에 관한 것으로서, 이를 위하여, 비선형 카운터는 인가되는 클럭 펄스에 따라 카운트되어 소정의 비트수(N)를 출력하는 제 1 선형 카운터(10)와; 상기 제 1 선형 카운터(10)와 동일한 비트수(N)를 출력하며 클럭 인에이블 신호(CE)에 따라 인에이블되고 상기 클럭 신호에 따라 카운트되는 제 2 선형 카운터(30)와; 상기 제 1 선형 카운터(10)와 제 2 선형 카운터(30)로부터의 출력을 비교하여 상기 제 2 선형 카운터(30)를 인에이블시키기 위한 상기 클럭 인에이블 신호(CE)를 선택적으로 출력하여 상기 제 2 선형 카운터(30)를 비선형적으로 카운트시키는 비교부(20)를 포함한다. 따라서, 선형 카운터와 동일한 비트수로 보다 많은 수의 카운트를 할 수있고 카운트 값을 저장할 경우 저장 공간을 적게 할 수 있도록 한 것이다.The present invention relates to a nonlinear counter that is nonlinearly counted according to an applied clock pulse. To this end, the nonlinear counter is counted according to an applied clock pulse to output a first number N of bits. )Wow; A second linear counter 30 which outputs the same number of bits N as the first linear counter 10 and is enabled according to a clock enable signal CE and counted according to the clock signal; Comparing the outputs from the first linear counter 10 and the second linear counter 30 to selectively output the clock enable signal CE for enabling the second linear counter 30. And a comparator 20 for non-linearly counting the two linear counters 30. Therefore, more bits can be counted with the same number of bits as the linear counter, and the storage space can be reduced if the count value is stored.

Description

Nonlinear counter

제1도는 종래의 선형 카운터에 대한 회로도.1 is a circuit diagram of a conventional linear counter.

제2도는 본 발명에 따른 비선형 카운터에 대한 블럭도.2 is a block diagram of a nonlinear counter in accordance with the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10, 30 : 제 1,2 선형카운터 20 : 비교부10, 30: first and second linear counter 20: comparison unit

본 발명은 비선형 카운터에 관한 것으로서, 특히, 소정 비트로 카운트할 수 있는 시간 간격을 늘릴 수 있고 따라서 카운트값의 저장에 필요한 비트수 또한 줄일 수 있도록 한 비선형 카운터에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonlinear counter, and more particularly, to a nonlinear counter that can increase the time interval that can be counted by a predetermined bit and thus also reduce the number of bits required for storing the count value.

일반적으로, 종래의 전형적인 선형 카운터는 제1도에 도시된 바와 같다. 동 도면에 도시된 카운터는 JK-플립플롭으로 구성한 링카운터(Ring Counter)로서 입력 J, K에는 하이 레벨의 신호가 인가된다.In general, a typical linear counter of the prior art is as shown in FIG. The counter shown in the figure is a ring counter composed of JK flip-flops, and a high level signal is applied to the inputs J and K.

그리고, 클럭 펄스가 최하위 비트(BIT 0)를 출력하는 JK-플립플롭의 클럭 단자(CLK1)에 인가되고, 그 출력(Q1)이 다음 비트(BIT 1)를 출력하는 JK-플립플롭의 클럭 단자(CLK2)로 순차적으로 인가되는 형태로 구성된다.Then, a clock pulse is applied to the clock terminal CLK1 of the JK flip-flop that outputs the least significant bit BIT 0, and the output Q1 of the clock terminal of the JK flip-flop that outputs the next bit BIT 1. It is configured in a form that is sequentially applied to (CLK2).

다음에, 동작 과정을 간단히 살펴보면, 소정의 주기를 갖는 클럭 펄스(CLOCK)가 최하위 비트(BIT 0)를 출력하는 JK-플립플롭의 클럭 단자(CLK1)에 인가되면 클럭 펄스의 하강 에지에서 트리거되어 출력(Q1)은 1개의 펄스마다 토글되고, 출력(Q2)는 2개의 펄스마다 토글되며, 출력(Q3)는 4개의 펄스마다 토글되어 000부터 111까지 클럭 펄스 8개를 카운트할 수 있다.Next, the operation process is briefly described. When a clock pulse CLOCK having a predetermined period is applied to the clock terminal CLK1 of the JK flip-flop that outputs the least significant bit BIT 0, it is triggered at the falling edge of the clock pulse. Output Q1 is toggled every one pulse, output Q2 is toggled every two pulses, and output Q3 is toggled every four pulses to count eight clock pulses from 000 to 111.

그러나, 상술한 선형 카운터는 소정 주기를 갖는 클럭 펄스에 따라 선형적으로 카운터값이 증가되며, 따라서 카운터할 값(시간 간격)이 클 경우에는 JK-플립플롭의 갯수가 증가된다.However, in the above-described linear counter, the counter value is linearly increased in accordance with a clock pulse having a predetermined period. Therefore, when the value to be countered (time interval) is large, the number of JK flip-flops is increased.

다시 말해, 카운터 값을 표현하기 위한 비트수가 증가되며 이를 저장하기 위한 메모리 용량도 상대적으로 증가하게 되는 문제점이 있었다.In other words, there is a problem in that the number of bits for representing the counter value is increased and the memory capacity for storing the counter value is also relatively increased.

따라서, 본 발명의 목적은 클럭 펄스에 따라 카운터를 비선형적으로 증가시킴으로써 선형 카운터에서와 동일한 비트수로 보다 많은 시간 간격을 카운터할 수 있도록 한 비선형 카운터를 제공하는 데 있다.Accordingly, it is an object of the present invention to provide a nonlinear counter that allows more time intervals to be countered with the same number of bits as in a linear counter by non-linearly increasing the counter in response to a clock pulse.

본 발명에 따른 비선형 카운터는 인가되는 클럭 펄스에 따라 카운트되어 소정의 비트수(N)를 출력하는 제 1 선형 카운터와; 상기 제 1 선형 카운터와 동일한 비트수(N)를 출력하며 클럭 인에이블 신호(CE)에 따라 인에이블되고 상기 클럭 신호에 따라 카운트되는 제 2 선형 카운터와; 상기 제 1 선형 카운터와 제 2 선형 카운터로부터의 출력을 비교하여 상기 제 2 선형 카운터를 인에이블시키기 위한 상기 클럭 인에이블 신호(CE)를 선택적으로 출력하여 상기 제 2 선형 카운터를 비선형적으로 카운트시키는 비교부를 포함한다.A non-linear counter according to the present invention includes: a first linear counter that counts according to a clock pulse applied and outputs a predetermined number of bits (N); A second linear counter that outputs the same number of bits N as the first linear counter and is enabled according to a clock enable signal CE and counted according to the clock signal; Non-linearly counting the second linear counter by selectively outputting the clock enable signal CE for enabling the second linear counter by comparing the output from the first linear counter and the second linear counter. It includes a comparison unit.

또한, 상기 비교부는 하기와 같은 조건을 만족할 때, 상기 클럭 인에이블 신호(CE)를 상기 제 2 선형 카운터로 출력하는 것을 특징으로 한다.The comparator outputs the clock enable signal CE to the second linear counter when the following conditions are satisfied.

(QL : 제 1 선형 카운터로부터의 출력, QN : 제 2 선형 카운터로부터의 출력, Ci : 비트 i가 1이고 다른 비트들은 0인 2진 상수값, Ai : 비트 i이하가 1이고 다른 비트들은 0인 2진 상수값, : 비트 단위로 AND하는 연산자)(QL: output from the first linear counter, QN: output from the second linear counter, Ci: binary constant value where bit i is 1 and other bits are 0, Ai: less than or equal to 1 and other bits are 0 Binary constant value,: operator to bitwise AND)

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설며한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제2도는 본 발명의 바람직한 실시예에 따른 비선형 카운터에 대한 블럭도로서, 제 1,2 선형 카운터(10,.30)와 비교부(20)를 포함한다.2 is a block diagram of a nonlinear counter according to a preferred embodiment of the present invention, and includes first and second linear counters 10 and 30 and a comparison unit 20.

동 도면에 있어서, 제 1 선형 카운터(10)는 인가되는 클럭 펄스(CLOCK)에 따라 카운트되어 소정 비트(N)를 병렬로 출력하며, 제 2 선형 카운터(30)는 비교부(20)로부터의 클럭 인에이블 신호(CE)에 따라 선택적으로 인에이블되고 인가되는 클럭 펄스(CLOCK)에 따라 카운트된다.In the figure, the first linear counter 10 is counted according to the applied clock pulse CLOCK to output predetermined bits N in parallel, and the second linear counter 30 is provided from the comparator 20. It is counted according to a clock pulse CLOCK which is selectively enabled and applied according to the clock enable signal CE.

한편, 비교부(20)는 HDL(Hardware Description Language)로 구성되며, 제 2 선형 카운터(30)로부터의 출력과 제 1 선형 카운터(10)로부터의 출력을 비교하여 하기 조건을 만족할 때, 제 2 선형 카운터(30)를 인에이블시키기 위한 클럭 인에이블 신호(CE)를 선택적으로 출력한다.On the other hand, the comparator 20 is composed of a hardware description language (HDL), and compares the output from the second linear counter 30 and the output from the first linear counter 10 to satisfy the following condition. The clock enable signal CE is selectively outputted to enable the linear counter 30.

이하 본 발명의 동작 과정을 상세히 설명한다.Hereinafter, the operation process of the present invention will be described in detail.

먼저, 제 1 선형 카운터(10)는 3 비트 카운터로서 인가되는 클럭 펄스(CLOCK)의 하강 에지에서 트리거되어 카운트 업된다. 따라서, 제 1 선형 카운터(10)는 인가되는 클럭 펄스(CLOCK)에 따라 '000'에서 '111'까지 순차적으로 카운트 업되면서 반복되어 출력(QL)된다.First, the first linear counter 10 is triggered and counted up on the falling edge of the clock pulse CLOCK applied as a three bit counter. Therefore, the first linear counter 10 is repeatedly counted up from '000' to '111' according to the clock pulse CLOCK applied thereto, and is repeatedly output.

다음에, 비교부(20)는 제 2 선형 카운터(30)의 출력(QN)과 제 1 선형 카운터(10)의 출력(QL)을 비교하여 제 2 선형 카운터(30)을 비선형적으로 카운터시키기 위하여 제 2 선형 카운터(30)를 인에이블시키기 위한 카운트 인에이블 신호(CE)를 선택적으로 하이레벨로 출력한다.Next, the comparator 20 compares the output QN of the second linear counter 30 with the output QL of the first linear counter 10 to non-linearly counter the second linear counter 30. In order to enable the second linear counter 30, a count enable signal CE is selectively output to a high level.

한편, 본 발명에서와 같이 선형 카운터(10,30)가 3비트 카운터이면 상술한 조건식에 의거하여 상기 비교부(20)에서는 카운트 인에이블 신호(CE)를 다음과 같은 조건(1-5)으로 선택적으로 하이레벨로 출력한다.On the other hand, as in the present invention, if the linear counters 10 and 30 are 3-bit counters, the comparison unit 20 sets the count enable signal CE to the following condition (1-5) based on the conditional expression described above. Optionally output at high level.

따라서, 본 발명에서는 하기의 표-1과 같이 인가되는 클럭펄스 수에 대하여 비선형적으로 카운트되는 출력(QN)를 얻을 수 있는 것이다.Therefore, in the present invention, as shown in Table 1 below, an output QN that is counted nonlinearly with respect to the number of clock pulses applied can be obtained.

한편, 상술한 조건식을 인식하고 있으면, 예를 들어, 비선형 카운트 값(QN)이 '110'이면 20개에서 27개의 펄스 수가 카운트되었음을 알 수 있고, 비선형 카운터 값(QN)이 '111'이면 펄스 수가 28개에서 35개의 수가 카운트되었음을 알 수 있는 것이다.On the other hand, if the above-described conditional expression is recognized, for example, if the nonlinear count value QN is '110', it can be seen that 20 to 27 pulses are counted. If the nonlinear counter value QN is '111', the pulses are counted. You can see that the number is counted from 28 to 35.

이상 설명한 바와 같이 본 발명에 따르면, 시간 측정용으로 카운터를 이용하여 아주 큰 시간 동안 다수의 시간 값을 저장해 놓을 필요가 있을 경우에 선형 카운터와 동일한 비트 수로 보다 많은 시간 간격을 카운트할 수 있고, 따라서, 다수의 시간 값을 저장시키기 위한 메모리의 저장 용량도 감소시킬 수 있는 효과가 있다.As described above, according to the present invention, when it is necessary to store a large number of time values for a very large time using a counter for time measurement, more time intervals can be counted with the same number of bits as a linear counter. In addition, the storage capacity of the memory for storing a plurality of time values can be reduced.

Claims

A first linear counter 10 that is counted in accordance with the applied clock pulse and outputs a predetermined number of bits N; A second linear counter 30 which outputs the same number of bits N as the first linear counter 10 and is enabled according to a clock enable signal CE and counted according to the clock signal; Comparing the outputs from the first linear counter 10 and the second linear counter 30 to selectively output the clock enable signal CE for enabling the second linear counter 30. Non-linear counter comprising a comparator 20 for non-linearly counting two linear counter (30).

The non-linear counter according to claim 1, wherein the comparison unit (20) outputs the clock enable signal (CE) to the second linear counter (30) when the following conditions are satisfied.

(QL: output from the first linear counter, QN: output from the second linear counter, Ci: binary constant value where bit i is 1 and other bits are 0, Ai: less than or equal to 1 and other bits are 0 Binary constant value,: operator to bitwise AND)