KR0147407B1 - Manufacturing method for semiconductor device - Google Patents
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Abstract
본 발명은 반도체장치 제조방법에 관한 것으로, 좁은 에미터폭을 가지는 트랜지스터와 넓은 에미터폭을 가지는 트랜지스터의 에미터 접합깊이를 동일하게 형성하기 위한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, in which the emitter junction depths of a transistor having a narrow emitter width and a transistor having a wide emitter width are equally formed.
본 발명은 동일기판에 좁은 에미터폭을 가지는 트랜지스터와 넓은 에미터폭을 가지는 트랜지스터를 함께 형성하는 반도체장치의 제조방법에 있어서, 반도체 기판상에 폴리실리콘층과 질화막을 차례로 형성하는 공정과, 상기 질화막을 선택적으로 식각하여 상기 각각의 트랜지스터의 에미터가 형성될 영역에만 남기는 공정, 국부산화공정에 의해 상기 폴리실리콘층을 선택적으로 산화시키는 공정, 상기 남아 있는 질화막을 제거하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체장치의 제조방법을 제공함으로써 동일기판위에 좁은 에미터폭을 가지는 고속 바이폴라 트랜시스터와 넓은 에미터폭을 가지는 고전류 바이폴라 트랜지스터를 형성할 때 에미터 접합깊이를 일정하게 형성할 수 있으므로 스테틱 에미터 전류이득의 편차를 제거한다.The present invention provides a method of manufacturing a semiconductor device in which a transistor having a narrow emitter width and a transistor having a wide emitter width are formed together on a same substrate, the method comprising sequentially forming a polysilicon layer and a nitride film on the semiconductor substrate; Selectively etching to leave only the region where the emitter of each transistor is to be formed, selectively oxidizing the polysilicon layer by a local oxidation process, and removing the remaining nitride film. By providing a method of manufacturing a semiconductor device, the emitter junction depth can be made constant when forming a high-speed bipolar transistor having a narrow emitter width and a high current bipolar transistor having a wide emitter width on the same substrate. Eliminates deviations in gain .
Description
제1도는 종래의 바이폴라 트랜지스터 제조방법을 도시한 공정순서도1 is a process flowchart showing a conventional bipolar transistor manufacturing method
제2도는 종래의 접합형 전계효과 트랜지스터 단면구조도2 is a cross-sectional view of a conventional junction type field effect transistor
제3도는 본 발명에 의한 바이폴라 트랜지스터 제조방법을 도시한 공정순서도3 is a flowchart illustrating a method of manufacturing a bipolar transistor according to the present invention.
제4도는 본 발명에 의한 접합형 전계효과 트랜지스터 단면구조도4 is a cross-sectional view of a junction field effect transistor according to the present invention.
*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1:반도체기판 2:n+매몰층1: semiconductor substrate 2: n + buried layer
3:n형 에피택셜층 4:p+소자분리영역3: n-type epitaxial layer 4: p + device isolation region
5:n+확산영역 6:베이스5: n + diffusion 6: base
7:a, 7b, 7c. 폴리실리콘 에미터 7:폴리실리콘층7: a, 7b, 7c. Polysilicon Emitter 7: Polysilicon Layer
8:n+에미터 9:산화막8: n + emitter 9: oxide
10:질화막 11:콜렉터전극10: nitride film 11: collector electrode
12:에미터전극 13:베이스전극12: emitter electrode 13: base electrode
본 발명은 반도체장치 제조방법에 관한 것으로, 특히 바이폴라 트랜지스터 제조공정시 좁은 에미터접합을 위해 폴리실리콘 에미터를 적용하는 반도체장치의 제조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a semiconductor device for applying a polysilicon emitter for narrow emitter junctions in a bipolar transistor manufacturing process.
통상 반도체장치는 연산장치, 논리회로 등을 위한 고속 바이폴라 트랜지스터(MOS소자의 경우 FET;Field Effect Transistor)와 출력회로를 위한 고전류 바이폴라트랜지스터로 구성된다.BACKGROUND OF THE INVENTION [0002] A semiconductor device generally consists of a high speed bipolar transistor (a field effect transistor in the case of a MOS device) for arithmetic devices, logic circuits and the like and a high current bipolar transistor for an output circuit.
즉, 고속 바이폴라 트랜지스터를 구성하기 위해서는 얇은 접합깊이와 작은 에미터폭(1.0㎛이하)을 형성해야 하고, 고전류 바이폴라 트랜지스터는 필요로 하는 전류량을 감당하기 위해 넓은 에미터폭을 형성해야 한다.In other words, in order to construct a high-speed bipolar transistor, a thin junction depth and a small emitter width (1.0 µm or less) must be formed, and a high current bipolar transistor must form a wide emitter width to handle a required amount of current.
고속 바이폴라 트랜지스터와 고전류 바이폴라 트랜지스터가 동시에 구성되는 반도체회로에서 안정된 동작을 보장하기 위해서는 스테틱 에미터 전류이득(Hfe)이 각 트랜지스터간 ±30%이내에 조정되어야 한다.In order to ensure stable operation in a semiconductor circuit composed of a high speed bipolar transistor and a high current bipolar transistor, the static emitter current gain (Hfe) must be adjusted within ± 30% of each transistor.
종래의 바이폴라 트랜지스터 제조방법을 제1도를 참조하여 설명하면 다음과 같다.A conventional bipolar transistor manufacturing method will be described with reference to FIG. 1 as follows.
먼저, 제1도 (a)와 같이 p형 반도체기판(1)내 소정영역에 n+매몰층(2)을 형성하고, 이위에 n형 에피택셜층(3)을 형성한 후, 에피택셜층(3)의 소정부위에 p+소자분리영역(4)을 형성한다. 그리고 상기 에피택셜층(3)의 소정부위에 상기 N+매몰층(2)에 이르도록 N+확산영역(5)을 형성한다.First, as shown in FIG. 1A, an n + buried layer 2 is formed in a predetermined region in the p-type semiconductor substrate 1, and an n-type epitaxial layer 3 is formed thereon, followed by an epitaxial layer. The p + element isolation region 4 is formed at a predetermined portion of (3). In addition, an N + diffusion region 5 is formed at a predetermined portion of the epitaxial layer 3 to reach the N + buried layer 2.
이어서 제1도 (b)와 같이 상기 에피택셜층(3) 소정영역에 선택적으로 P형 불순물을 포함한 층을 형성한 후, 산화공정을 통해 기판상에 산화막(14)을 형성하고 이어서 트라이브인(Drive in)공정에 의해 상기 P형 불순물을 에피택셜층(3)내로 확산시켜 P형 베이스(6)를 형성한다.Subsequently, as shown in FIG. 1 (b), a layer containing a P-type impurity is selectively formed in a predetermined region of the epitaxial layer 3, and then an oxide film 14 is formed on the substrate through an oxidation process. The P-type impurity is diffused into the epitaxial layer 3 by a drive in process to form the P-type base 6.
다음에 제1도 (c)와 같이 상기 산화막(14)을 선택적으로 식각하여 에미터가 형성될 부위(15a, 15b)를 노출시킨 다음, 제1도 (d)와 같이 기판 전면에 폴리실리콘층(7)을 형성한다.Next, as shown in FIG. 1C, the oxide layer 14 is selectively etched to expose portions 15a and 15b where emitters are to be formed, and then a polysilicon layer is formed on the entire surface of the substrate as shown in FIG. (7) is formed.
이어서 제1도 (e)와 같이 상기 폴리실리콘층(7)을 사진식각공정에 의해 패터닝하여 폴리실리콘 에미터층(7a, 7b)를 형성한 후, 열처리를 통해 상기 폴리실리콘에미터층내의 불순물이 기판으로 도핑되도록 하여 N+에미터(8a, 8b)를 형성한다.Subsequently, as shown in FIG. 1E, the polysilicon layer 7 is patterned by a photolithography process to form polysilicon emitter layers 7a and 7b. Then, impurities in the polysilicon emitter layer are removed by heat treatment. Doped into the substrate to form N + emitters 8a and 8b.
다음에 제1도 (f)와 같이 상기 산화막을 선택적으로 식각한 후, 금속을 증착하고 이를 소정패턴으로 패터닝하여 콜렉터전극(11), 에미터전극(12), 베이스전극(3)을 각각 형성한다.Next, as shown in FIG. 1 (f), the oxide film is selectively etched, and then metal is deposited and patterned into a predetermined pattern to form a collector electrode 11, an emitter electrode 12, and a base electrode 3, respectively. do.
제1도에 도시된 바와 같이 넓은 에미터 폭(8a)을 갖는 트랜지스터와 좁은 에미터 폭(8b)을 갖는 트랜지스터간에는 폴리실리콘의 두께차(에미터 폭이 좁은 경우(7b), 에미터폭이 넓은 쪽(7a)에 비해 폴리실리콘 두께가 상대적으로 두껍게 형성됨)로 인해 에미터 불순물도우핑시 에미터 접합깊이가 제1도 7a, 7b에서 보는 바와 같이 차이가 나게 된다. 이는 유효 베이스 접합넓이를 차이를 가져오게 하여 스테틱 에미터 전류이득(Hfe)의 불균형을 초래하게 되어 반도체장치의 동작을 불안하게 한다.As shown in FIG. 1, the thickness difference of polysilicon (when the emitter width is narrow (7b)) between the transistor having a wide emitter width 8a and the transistor having a narrow emitter width 8b is wide. Due to the relatively thick polysilicon thickness compared to the side 7a), the emitter junction depth is different as shown in FIGS. 7A and 7B when doping the emitter impurities. This makes the effective base junction width different, resulting in an imbalance in the static emitter current gain (Hfe), which makes the operation of the semiconductor device unstable.
또한 제2도에 도시된 접합형 전계효과트랜지스터에서도 채널폭의 차이를 초래하여 문턱전압의 불균형을 야기시키게 된다.In addition, in the junction type field effect transistor shown in FIG. 2, the channel width is different, which causes the threshold voltage imbalance.
이상과 같이 종랙기술에 있어서는 동일기판위에 형성되는 고속 바이폴라 트랜지스터와 고전류용 바이폴라 트랜지스터(혹은 접합형 전계효과트랜지스터)간의 스테틱 에미터 전류이득의 불균형(전계효과트랜지스터의 경우 문턱전압)으로 인해 반도체장치의 동작불안을 초래하게 되며, 이를 방지하기 위해 수 마이크로의 동일한 에미터폭을 형성할 경우에는 동작속도 특성에 한계가 따르는 문제가 발생한다.As described above, in the vertical rack technique, the semiconductor device is caused by the imbalance of the static emitter current gain between the high speed bipolar transistor and the high current bipolar transistor (or junction type field effect transistor) formed on the same substrate (threshold voltage in the field effect transistor). This results in unstable operation, and when the same emitter width of several micros is formed to prevent this problem, there is a problem in that the operating speed characteristic is limited.
본 발명은 상술한 문제를 해결하기 위한 것으로, 좁은 에미터폭을 가지는 트랜지스터와 넓은 에미터폭을 가지는 트랜지스터의 에미터 접합깊이를 동일하게 형성하여 트랜지스터의 전류이득의 균형유지에 적당하도록 한 폴리에미터의 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and is to provide the same emitter depth of the transistor having a narrow emitter width and a transistor having a wide emitter width so as to be suitable for balancing the current gain of the transistor. The purpose is to provide a manufacturing method.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조방법은 동일기판에 좁은 에미터폭을 가지는 트랜지스터와 넓은 에미터폭을 가지는 트랜지스터를 함께 형성하는 반도체장치의 제조방법에 있어서, 반도체기판상에 폴리실리콘층과 질화막을 차례로 형성하는 공정과, 상기 질화막을 선택적으로 식각하여 상기 각각의 트랜지스터의 에미터가 형성될 영역에만 남기는 공정, 국부산화공정에 의해 상기 폴리실리콘층을 선택적으로 산화시키는 공정, 상기 남아 있는 질화막을 제거하는 공정을 포함하여 이루어진다.A semiconductor device manufacturing method of the present invention for achieving the above object is a semiconductor device manufacturing method of forming a transistor having a narrow emitter width and a transistor having a wide emitter width on the same substrate, the polysilicon layer and A step of sequentially forming a nitride film, a step of selectively etching the nitride film to leave only the region where the emitter of each transistor is to be formed, a step of selectively oxidizing the polysilicon layer by a local oxidation process, and the remaining nitride film It comprises a step of removing.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
제3도에 본 발명에 의한 동일기판위에 좁은 에미터폭을 가지는 고속 바이폴라 트랜지스터와 넓은 에미터폭을 가지는 고전류 바이폴라 트랜지스터를 함께 형성하기 위한 제조방법을 공정순서에 따라 도시하였다.FIG. 3 shows a manufacturing method for forming a high speed bipolar transistor having a narrow emitter width and a high current bipolar transistor having a wide emitter width on the same substrate according to the process sequence.
먼저, 제3도 (a)와 같이 p형 반도체기판(1)내 소정영역에 n+매몰층(2)을 형성하고, 이위에 n형 에피택셜층(3)을 형성한 후, 에피택셜층(3)의 소정부위에 p+소자분리영역(4)을 형성한다. 그리고 상기 에피택셜층(3)의 소정부위에 상기 N+매몰층(2)에 이르도록 N+확산영역(5)을 형성한다.First, as shown in FIG. 3A, an n + buried layer 2 is formed in a predetermined region in the p-type semiconductor substrate 1, and an n-type epitaxial layer 3 is formed thereon. The p + element isolation region 4 is formed at a predetermined portion of (3). In addition, an N + diffusion region 5 is formed at a predetermined portion of the epitaxial layer 3 to reach the N + buried layer 2.
이어서 제3도 (b)와 같이 상기 에피택셜층(3) 소정영역내 선택적으로 P형 불순물을 포함한 층을 형성한 후, 산화공정을 통해 기판상에 산화막(14)을 형성하고 이어서 드라이브인(Drive in)공정에 의해 상기 P형 불순물을 에피택셜층(3)내로 확산시켜 P형 베이스(6)를 형성한다.Subsequently, as shown in FIG. 3 (b), a layer containing a P-type impurity is selectively formed in a predetermined region of the epitaxial layer 3, and then an oxide film 14 is formed on the substrate through an oxidation process, and then drive-in ( The P-type impurity is diffused into the epitaxial layer 3 by a drive in process to form the P-type base 6.
다음에 제3도 (c)와 같이 상기 산화막(14)을 제거한 후, 제3도 (d)와 같이 기판 전면에 폴리실리콘층(7)과 질화막(10)을 차례로 형성한 다음, 상기 질화막(10)을 선택적으로 식각하여 에미터가 형성될 영역에만 남긴다.Next, after removing the oxide film 14 as shown in FIG. 3 (c), the polysilicon layer 7 and the nitride film 10 are sequentially formed on the entire surface of the substrate as shown in FIG. 3 (d), and then the nitride film ( Selectively etch to leave only the area where the emitter is to be formed.
이어서 제3도 (e)와 같이 국부산화(LOCOS;Local Oxidation of Silicon)공정에 의해 상기 남아 있는 질화막(10)을 산화방지마스크로 이용하여 상기 폴리실리콘층(7)을 산화시키게 되면 질화막(10) 하부의 폴리실리콘층(7c) 부위는 산화되지 않고 남아 폴리실리콘에미터(7c)가 형성되고, 그외의 부분의 폴리실리콘층은 산화되어 산화막(9)이 형성되며, 상기 폴리실리콘에미터(7c)의 불순물이 기판내로 도핑되어 n+에미터영역(8)이 형성된다. 이와 같이 하면 에미터폭이 좁은 트랜지스터와 에미터폭이 넓은 트랜지스터의 폴리실리콘 에미터(c)의 두께를 동일하게 형성할 수 있어 폴리실리콘 에미터 불순물 도핑시 에미터(8) 접합깊이를 일정하게 형성할 수 있게 된다.Subsequently, when the polysilicon layer 7 is oxidized by using the remaining nitride film 10 as an oxidation mask by a local oxidation of silicon (LOCOS) process as shown in FIG. The polysilicon layer 7c portion of the lower portion remains unoxidized to form a polysilicon emitter 7c, and the polysilicon layer of the other portion is oxidized to form an oxide film 9, and the polysilicon emitter Impurities in 7c) are doped into the substrate to form n + emitter regions 8. This makes it possible to form the same thickness of the polysilicon emitter (c) of the transistor having a narrow emitter width and the transistor having a wide emitter width, so that the junction depth of the emitter 8 can be uniformly formed when doping polysilicon emitter impurities. It becomes possible.
이어서 상기 남아 있는 질화막을 제거한 후, 제3도 (f)와 같이 상기 산화막(9a)을 선택적으로 식각한 후, 금속을 증착하고 이를 소정패턴으로 패터닝하여 콜렉터전극(11), 에미터전극(12), 베이스전극(3)을 각각 형성한다.Subsequently, after removing the remaining nitride film, the oxide film 9a is selectively etched as shown in FIG. 3 (f), and then metal is deposited and patterned into a predetermined pattern to collect the collector electrode 11 and the emitter electrode 12. And the base electrode 3 are formed, respectively.
한편, 제4도에 도시한 전계효과 트랜지스터의 경우에도 채널넓이를 일정하게 형성할 수 있다.On the other hand, in the case of the field effect transistor shown in FIG. 4, the channel width can be made constant.
이상 상술한 바와 같이 본 발명에 의하면, 동일기판위에 좁은 에미터폭을 가지는 고속 바이폴라 트랜지스터와 넓은 에미터폭을 가지는 고전류 바이폴라 트랜지스터를 형성할 때 에미터 접합깊이를 일정하게 형성할 수 있으므로 스테틱 에미터 전류이득(또는 접합전계효과 트랜지스터의 문턱전압)의 편차를 없앨수 있다.As described above, according to the present invention, when forming a fast bipolar transistor having a narrow emitter width and a high current bipolar transistor having a wide emitter width on the same substrate, the emitter junction depth can be made constant so that a static emitter current can be obtained. The variation in gain (or threshold voltage of the junction field effect transistor) can be eliminated.
또한, 연산장치, 논리회로 등의 안정된 동작을 보장할 수 있는 요건인 고속 바이폴라 트랜지스터와 출력회로의 고전류 바이폴라 트랜지스터간의 스테틱 에미터 전류이득의 차이를 ±30% 이내로 할 수 있게 되어 반도체장치의 안정된 동작을 유지시킬 수 있다.In addition, the difference in the static emitter current gain between the high-speed bipolar transistor and the high-current bipolar transistor of the output circuit, which is a requirement for ensuring stable operation of arithmetic devices, logic circuits, and the like, can be within ± 30%. Can maintain operation.
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Payment date: 20050422 Year of fee payment: 8 |
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