KR0146994B1

KR0146994B1 - Frame receiving equipment in synchronous network

Info

Publication number: KR0146994B1
Application number: KR1019950031983A
Authority: KR
Inventors: 김찬; 정동범; 강훈
Original assignee: 양승택; 한국전자통신연구원; 이준; 한국전기통신공사
Priority date: 1995-09-26
Filing date: 1995-09-26
Publication date: 1998-08-17
Also published as: KR970019235A

Abstract

본 발명은 망 장치에서 발생할 수 있는 프레임 동기문제를 해결하거나 예방하기 위한 프레임 수신장치에 관한 것으로, 광수신기(1)와, 상기 광수신기(1)에 연결된 프레임 수신기(2)와, 상기 프레임 수신기(2)에 연결된 프레임 처리기(3)를 구비하는 프레임 수신장치에 있어서, 상기 광수산기(1)에서 오는 LOS(Loss Of Signal) 신호와 프레임 처리기(3)에서 오는 OFF(Out Of Frame) 신호를 사용하여 프레임 수신기(2)로 가는 LOS 신호를 만들어 주는 LOS 신호 발생수단(4); 상기 프레임 처리기(3)에서 오는 OOF 신호와 리셋(Reset) 신호를 이용하여 프레임 수신기(2)로 가는 OOF 신호를 발생시키는 OOF 발생수단(5); 망의 클럭을 분주하여 상기 LOS 발생수단(4)과 OOF 발생수단(5)에서 사용할 느린클럭을 만들어 내는 클럭발생수단(6)을 더 구비하는 것을 특징으로 하여 OOF 상태에서 빠른 시간안에 인-프레임 상태로 돌아 올 수 있도록 하는 효과가 있다.The present invention relates to a frame receiving apparatus for solving or preventing a frame synchronization problem that may occur in a network device, comprising: an optical receiver (1), a frame receiver (2) connected to the optical receiver (1), and the frame receiver A frame receiving apparatus having a frame processor (3) connected to (2), wherein the LOS (Loss Of Signal) signal from the photo- hydroxyl processor 1 and the OFF (Out Of Frame) signal from the frame processor (3) are received. LOS signal generating means (4) for producing an LOS signal to a frame receiver (2) by using the same; OOF generating means (5) for generating an OOF signal to the frame receiver (2) by using the OOF signal and the Reset signal from the frame processor (3); And a clock generating means (6) for dividing the clock of the network to produce a slow clock for use in the LOS generating means (4) and the OOF generating means (5). It is effective to return to the state.

Description

Frame receiver in synchronous network

제1도는 일반적인 동기식 망장치에서 프레임 수신장치의 구성 블록도,1 is a block diagram illustrating a frame receiving apparatus in a general synchronous network apparatus.

제2도는 본 발명에 따른 프레임 수신장치의 구성 블록도,2 is a block diagram of a frame receiving apparatus according to the present invention;

제3도는 OOF 신호 타이밍도,3 is an OOF signal timing diagram,

제4도는 LOS 신호의 타이밍도,4 is a timing diagram of an LOS signal,

제5도는 OOF 발생기의 일예시도,5 shows an example of an OOF generator,

제6도는 LOS 발생기의 일예시도.6 illustrates one example of a LOS generator.

*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1:광수신기 2:프레임 수신기1: optical receiver 2: frame receiver

3:프레임 처리기 4:LOS 발생기3: frame handler 4: LOS generator

5:OOF 발생기 6:클럭 발생기5: OOF generator 6: clock generator

본 발명은 155Mbps SONET/SDH나 622Mbps SDH를 사용하는 망장치에서 발생할 수 있는 프레임 동기문제를 해결하거나 예방하기 위한 동기식 망장치에서의 프레임 수신장치에 관한 것으로, 망장치가 OOF(Out Of Frame) 상태에서 빠른 시간안에 인-프레임(in-frame) 상태로 돌아올 수 있도록 재동기(Re-synchronization)를 도우면서 근본적으로 OOF 상태에 머무를 수 없도록 하는 동기식 망장치에서의 프레임 수신장치에 관한 것이다.The present invention relates to a frame receiving apparatus in a synchronous network apparatus for solving or preventing a frame synchronization problem that may occur in a network apparatus using 155 Mbps SONET / SDH or 622 Mbps SDH. The present invention relates to a frame receiving apparatus in a synchronous network device which essentially prevents an OOF state while helping re-synchronization to return to an in-frame state in a short time.

일반적으로 155Mbps나 622Mbps 동기식 전송방식을 사용하는 동기식 망장치에서의 프레임 수신장치는 보통 제1도에 도시된 바와같이 빛을 전기신호로 바꾸어 주는 광수신기(1), 직렬데이타로부터 클럭을 복원하고 프레임패턴을 검출하여 바이트단위의 데이터(PDATA)와 프레임 펄스(FP) 신호를 바이트클럭(PCLK)과 함께 출력하는 프레임 수신기(2, 그리고 수신된 프레임의 오버헤드를 처리하고 페이로드를 분리해 내는 프레임 처리기(3)로 구성된다.In general, a frame receiving apparatus in a synchronous network apparatus using a 155 Mbps or 622 Mbps synchronous transmission scheme generally recovers a clock from a serial data and a receiver for optical receiver (1) that converts light into an electrical signal as shown in FIG. A frame receiver 2 that detects a pattern and outputs byte data PDATA and frame pulse FP signals together with a byte clock PCLK, and a frame that processes overhead of the received frame and separates payloads. It consists of a processor 3.

상기 프레임 수신기(2)는 상기 프레임 처리기(3)로부터 OOF(Out Of Frame) 신로를 받도록 되어있다. 프레임 처리기(3)가 어떤 이유로 하여 프레임을 잃어버리게 되면 이 사실을 OOF 신호를 통하여 프레임 수신기(2)에 알려서 프레임 수신기(2)로 하여금 다시 프레임 패턴을 되 찾도록 한다.The frame receiver 2 is adapted to receive an out of frame (OOF) path from the frame processor 3. If the frame processor 3 loses the frame for some reason, it informs the frame receiver 2 via the OOF signal, causing the frame receiver 2 to retrieve the frame pattern again.

상기 프레임 수신기(2)는 프레임패턴을 찾으면 프레임 펄스와 함께 바이드단위의 복원된 데이터를 다시 프레임 처리기(3)로 보내주게 된다. 이렇게 되면 프레임 처리기(3)는 다시 인-프레임(in-frame) 상태로 가게되며, OOF 신로를 0으로 만들어 프레임 수신기(2)로 하여금 프레임패턴을 찾는 동작을 중지하도록 한다.When the frame receiver 2 finds the frame pattern, the frame receiver 2 sends the recovered data in the unit of a byte back to the frame processor 3 together with the frame pulse. This causes the frame processor 3 to go back into the in-frame state, making the OOF channel zero and causing the frame receiver 2 to stop looking for a frame pattern.

또한 프레임 수신기(2)는 광수신기(1)로부터 LOS(Loss Of Signal) 신호를 받도록 되어 있으며 이 신호가 1이면, 즉 광수신기(1)에 수신되는 빛이 없을 경우에는 입력되는 랜덤(random) 신호를 무시하고 자신으로 입력되는 직렬 데이터를 강제로 0이나 1로 만들도록 되어있다.In addition, the frame receiver 2 is configured to receive a Loss Of Signal (LOS) signal from the optical receiver 1, and when the signal is 1, that is, when there is no light received by the optical receiver 1, random input is performed. It ignores the signal and forces the serial data input to it to 0 or 1.

상기와 같은 일반적인 동기식 망장치에서의 프레임 수신장치에서 프레임 수신기(2)가 클럭을 복원하여 프레임의 시작부분과 바이트 경계를 찾아내어 바이트 단위의 데이터를 바이트클럭과 함께 프레임 처리기(3)로 잘 전달해 주면 그 이후는 디지털 논리회로이므로 문제를 일으킬 가능성이 적다.In the frame receiving apparatus of the general synchronous network device as described above, the frame receiver 2 recovers the clock, finds the beginning of the frame and the byte boundary, and transfers the byte unit data to the frame processor 3 together with the byte clock. After that, since it is a digital logic circuit, it is less likely to cause a problem.

그런데, 프레임 수신기(2)의 성능이 완전하지 못하거나 회로의 설계(부품의 적다한 배치나 잡음의 제거)가 제대로 이루어지지 않은 경우에는 일시적으로 OOF 상태로 갔을 때 다시 인-프레임 상태로 오지 못하는 상황이 발생할 수 있다.However, if the performance of the frame receiver 2 is not perfect or the design of the circuit (low placement of components or elimination of noise) is not performed properly, it may not come back into the in-frame state when it temporarily goes to the OOF state. Things can happen.

즉, 프레임 처리기(3)에서 OOF 신호를 보내 주더라도 프레임 수신기(2)가 프레임의 시작부분과 바이트의 경계를 다시 찾지 못하는 것이다.That is, even if the frame processor 3 sends the OOF signal, the frame receiver 2 cannot find the boundary between the beginning of the frame and the byte again.

이러한 현상은 가입자와 연결된 망장치에서 파워-온(power-on) 했을 때 데이터의 수신이 불가능한 상태로 되어 버리거나 가입자가 리커버드(recovered) 클럭을 자신의 송신클럭으로 사용하고 있는 상황에서 망장치의 송신측 광파이버가 빠지거나 연결되어 순간적으로 OOF 상태가 되었을 때 OOF 상태에서 벗어나지 못하여 수신이 불가능한 상태로 빠져버리는 문제점이 있었다.This phenomenon occurs when the network device connected to the subscriber becomes power-on and the reception of data becomes impossible or the subscriber uses the recovered clock as its transmission clock. When the optical fiber of the transmitting side is disconnected or connected to the OOF state for a moment, there is a problem in that it cannot be released because it cannot be received.

상기 문제점을 해결하기 위하여 안출된 본 발명은 프레임 동기에 문제가 있어서 OOF 상태가 되면 프레임 수신기에 OOF 신호를 보내줌과 동시에 원래는 광수신기에서 직접 오도록 되어있는 LOS 신호를 삽입함으로서 마치 광파이버를 끊었다. 연결하는 효과를 주어 프레임 수신기가 다시 프레임을 찾고 바이트 데이터를 복원하도록 하는 동기식 망장치에서의 프레임 수신장치를 제공함에 그 목적이 있다.In order to solve the above problem, the present invention has a problem in frame synchronization, and when the OOF state is reached, the OOF signal is sent to the frame receiver, and the optical fiber is cut by inserting an LOS signal originally intended to come directly from the optical receiver. It is an object of the present invention to provide a frame receiving apparatus in a synchronous network apparatus which has an effect of concatenating a frame receiver to find a frame again and recover byte data.

상기 목적을 달성하기 위한 본 발명은, 빛은 전기로 바꾸어 주는 광수신기와, 상기 광수신기로부터 오는 직렬신호에서 프레임패턴을 찾고 데이터를 바이트열로 바꾸어 주는 프레임 수신기와, 상기 프레임 수신기에서 오는 바이트 데이터(Data)와 프레임 시작정보(EP)를 바이트 클럭(Clk)과 함께 입력받아 프레임 데이터를 처리하는 프레임 처리기를 구비하는 프레임 수신장치에 있어서, 상기 광수신기에서 오는 LOS(Loss Of Signal) 신호와 프레임 처리기에서 오는 OOF(Out Of Frame) 신호를 사용하여 프레임 수신기로 가는 LOS 신호를 만들어 주는 LOS(Loss Of Signal) 신호와 프레임 처리기에서 오는 OOF(Out Of Frame) 신호를 사용하여 프레임 수신기로 가는 LOS 신호를 만들어 주는 LOS 신호 발생수단; 상기 프레임 처리기에서 오는 OOF 신호와 리셋(Reset) 신호를 이용하여 프레임 수신기로 가는 OOF 신호를 발생시키는 OOF 발생수단; 망의 클럭을 분주하여 상기 LOS 발생수단과 OOF 발생수단에서 사용할 느린클럭을 만들어 내는 클럭발생수단을 더 구비하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides an optical receiver for converting light into electricity, a frame receiver for finding a frame pattern from a serial signal from the optical receiver, and converting the data into byte strings, and byte data coming from the frame receiver. A frame receiving apparatus having a frame processor for processing frame data by receiving (Data) and frame start information (EP) together with a byte clock (Clk), the LOS (Loss Of Signal) signal and a frame coming from the optical receiver Loss of Signal (LOS) signal, which uses the Out Of Frame (OOF) signal from the processor to create a LOS signal to the frame receiver, and LOS signal, which goes to the frame receiver, using the Out Of Frame (OOF) signal from the frame processor. LOS signal generating means for making; OOF generating means for generating an OOF signal directed to a frame receiver by using an OOF signal and a Reset signal from the frame processor; And a clock generating means for dividing the clock of the network to produce a slow clock for use in the LOS generating means and the OOF generating means.

이하, 첨부도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;

제2도는 본 발명에 따른 프레임 수신장치의 구성 블록도로서, 빛을 전기로 바꾸어 주는 광수신기(1)와, 상기 광수신기(1)로부터 오는 직렬신호로 프레임패턴을 찾고 데이터를 바이트열로 바꾸어 주는 프레임 수신기(2)와, 상기 프레임 수신기(2)에서 오는 바이트 데이터(Data)와 프레임 시작정보(FP)를 바이트 클럭(Clk)과 함께 입력받아 프레임 데이터를 처리하는 프레임 처리기(3)와, 상기 광수신기(1)에서 오는 LOS 신호와 프레임 처리기(3)에서 오는 OOF 신호를 사용하여 프레임 수신기(2)로 가는 LOS 신호를 만들어 주는 LOS 신호 발생기(4)와, 상기 프레임 처리기(3)에서 오는 OOF 신호와 리셋(Reset) 신호를 이용하여 프레임 수신기(2)로 가는 OOF 신호를 발생시키는 OOF 발생기(5)와, 망의 클럭을 분주하여 상기 LOS 발생기(4)와 OOF 발생기(5)와, 망의 클럭을 분주하여 상기 LOS 발생기(4)와 OOF 발생기(5)에서 사용할 느린클럭을 만들어 내는 클럭발생기(6)로 구성된다.2 is a block diagram of a frame receiving apparatus according to the present invention. The optical receiver 1 converts light into electricity and a frame pattern from a serial signal from the optical receiver 1, and the data is converted into byte strings. A main frame receiver 2, a frame processor 3 which receives the byte data Data and the frame start information FP from the frame receiver 2 together with the byte clock Clk and processes the frame data; In the LOS signal generator (4) and the frame processor (3), which generates the LOS signal to the frame receiver (2) using the LOS signal from the optical receiver (1) and the OOF signal from the frame processor (3). An OOF generator (5) for generating an OOF signal to the frame receiver (2) using an incoming OOF signal and a reset signal, and a clock of the network divided by the LOS generator (4) and the OOF generator (5); Divide the clock of the network to the LO It consists of a clock generator 6 which produces a slow clock for use in the S generator 4 and the OOF generator 5.

본 발명에서 상기 LOS 발생기(4)와 OOF 발생기(5)는 전체 프레임 수신장치의 바이트클럭보다 훨씬 느린클럭을 사용하는데 여기서는 155Mbps STM-1 수신회로에 있어서 19.44MHz의 바이트클럭을 10진 카운터를 사용하여 1024배로 느리게 한 클럭을 사용하는 경우에 대해 설명한다.In the present invention, the LOS generator 4 and the OOF generator 5 use a clock that is much slower than the byte clock of the entire frame receiver. Here, the 155 Mbps STM-1 receiving circuit uses a decimal counter of 19.44 MHz. The following describes the case of using a clock that is 1024 times slower.

제3도는 리셋 직후의 OOF 신호 타이밍도로서, OOF 발생기(5)는 상기 프레임 처리기(3)에서 오는 OOF 신호를 그대로 프레임 수신기(2)로 가도록 한다.3 is an OOF signal timing diagram immediately after the reset, and the OOF generator 5 causes the OOF signal from the frame processor 3 to go directly to the frame receiver 2.

그러나, 프레임 처리기(3)는 리셋 직후에 OOF 상태에 있게되고 프레임 수신기(2)는 아직 안정된 상태에 있지 못하게 되므로 예외적으로 리셋 직후에는 프레임 처리기(3)의 OOF 신호가 곧바로 프레임 수신기(2)로 가지 못하도록 지연시켜 프레임 수신기(2)가 안정될 수 있도록 네 클릭이 지난 후에 OOF 신호가 통과할 수 있도록 한다. 이렇게 함으로써 프레임 수신기(2)는 안정된 상태가 된 후에 OOF의 라이징에지(rising edge)를 보게 된다.However, since the frame processor 3 is in the OOF state immediately after the reset and the frame receiver 2 is not in a stable state yet, the OOF signal of the frame processor 3 immediately goes to the frame receiver 2 immediately after the reset. This delay allows the OOF signal to pass after four clicks so that the frame receiver 2 can stabilize. By doing so, the frame receiver 2 sees the rising edge of the OOF after it is in a stable state.

더 느리거나 빠른 클럭을 사용할 경우는 그에 따라 해당하는 클럭의 수를 주절하면 된다. 즉, 리셋 후에 OOF 신호를 지연시킬때는 프레임 처리기(2)의 PLL이 안정된 상태에 갈 수 있는 충분한 시간동안 OOF 상태가 지연되도록 지연되는 클럭수를 조절하면 된다.If you are using a slower or faster clock, you can control the number of clocks accordingly. In other words, when delaying the OOF signal after the reset, the number of delayed clocks may be adjusted so that the OOF state is delayed for a sufficient time for the PLL of the frame processor 2 to reach a stable state.

제4도는 OOF 신호 발생시 LOS 신호의 타이밍도이다.4 is a timing diagram of an LOS signal when an OOF signal is generated.

도면에 도시된 바와같이 OOF 신호가 새로 발생했을 때마나 LOS 신호를 두 클럭동안 로우(low)로 해준다. 이때 상기 설명된 바와같이 지연되는 OOF 신호를 사용하여야 리셋때에도 같은 효과를 줄 수 있다.As shown in the figure, the LOS signal is turned low for two clocks whenever an OOF signal is newly generated. In this case, the delayed OOF signal must be used as described above to achieve the same effect upon reset.

또한, LOS 펄스를 한번 주어도 인-프레임 상태로 돌아오지 않을 경우도 작은 확률이지만 존재할 수 있는데 이런 경우를 대비하여 감시(watch-dog) 역할을 하는 카운터를 두어 OOF 신호가 어느기간 이상으로 계속되는 경우에는 여덟클럭의 LOS 신호를 16클럭 간격으로 주도록 한다. 상기 감시 카운터는 인-프레임 상태에서는 리셋되어 동작하지 않는다. 이렇게 함으로써 OOF 상태에서 빠져나오지 못하고 영구히 머무르는 것을 막을 수 있다.In addition, there is a small probability that the LOS pulse does not return to the in-frame state, but there may be a watch-dog counter to prevent the OOF signal from continuing. Give eight clocks of LOS signal every 16 clocks. The watchdog counter is reset and does not operate in an in-frame state. This will prevent you from getting out of OOF and staying permanent.

더 느리거나 빠른 클럭을 사용할 경우는 그에 따라 해당하는 클럭의 수를 조절하면 된다. OOF 상태가 되었을 때 프레임 수신기(2)가 내부의 랜덤 데이터를 모두 정리하고 새로 프레임을 찾을 수 있도록 충부히 긴 LOS 신호가 출력되도록 클럭수를 조절하면 되는 것이다.If you are using a slower or faster clock, you can adjust the number of clocks accordingly. When the OOF state is reached, the number of clocks may be adjusted so that a long LOS signal is output so that the frame receiver 2 cleans up all internal random data and finds a new frame.

제5도는 OOF 발생기의 일예시도로서, 클럭(CLK) 신호를 클럭으로 하여 직렬로 연결되는 4개의 플립플롭(6~9)에서 첫 번째 플립플롭(6)은 데이터(D)단이 접지되고 반전된 클리어(CLR) 신호를 프리셋(P)단으로 입력받으며, 나머지 플립플롭(7,8,9)은 각각 반전된 클리어(CLR) 신호를 클리어(C)단으로 입력받는다.5 shows an example of an OOF generator. In four flip-flops 6 to 9 connected in series using a clock signal CLK, the first flip-flop 6 is grounded at the data D stage. The inverted clear (CLR) signal is input to the preset (P) stage, and the remaining flip-flops (7, 8, 9) receive the inverted clear (CLR) signal to the clear (C) stage, respectively.

4입력 부정 논리합 게이트(10)는 상기 4개의 플립플롭(6~9)에서 출력되는 갑을 입력으로 하고, 논리곱 게이트(11)는 상기 부정 논리합 게이트(10)의 출려과 프레임 처리기(3)에서 출려되는 OOF 신호를 입력받아 지연된 OOF 신호를 프레임 수신기(2)로 출력한다.The 4-input NOR gate 10 is inputted from the four outputs of the four flip-flops 6-9, and the AND gate 11 is inputted from the NOR gate 10 and the frame processor 3 is input. The received OOF signal is input to output the delayed OOF signal to the frame receiver 2.

상기과 같이 구성되는 OOF 발생기(5)의 동작을 살펴보면 다음과 같다.The operation of the OOF generator 5 constructed as described above is as follows.

먼저 리셋상태에서는 첫 번째 플립플롭(6)가 1로 되고 나머지 플립플롭(7~9)가 0이 된다. 다음으로 네 클럭동안 플립플롭(7~9)이 차례로 1이 되고 플립플롭(6)의 데이터단이 0에 연결되어 있으므로 네 클럭이 지나고 나면 모든 플립플롭(6~9)들은 0인 상태에 있게 된다.First, in the reset state, the first flip-flop 6 becomes 1 and the remaining flip-flops 7 through 9 become 0. Next, during the four clocks, the flip-flops (7-9) are in turn one and the data stage of the flip-flop (6) is connected to zero. After four clocks, all the flip-flops (6-9) remain at zero. do.

네 개의 플립플롭(6~9)중 하나라도 1이 있는 경우에는 프레임 처리기(3)에서 출력되는 OOF 신호가 1이더라도 그 값이 통과되지 못하고 0으로 나가도록 되어있으므로 리셋이 끝나고 네클럭 후에 프레임 수신기(2)는 OOF 신호의 상승 에지를 보게 된다.If any of the four flip-flops 6 to 9 is 1, even if the OOF signal output from the frame processor 3 is 1, the value is not passed and goes out to 0. (2) sees the rising edge of the OOF signal.

네 클럭이 지나고 나면 OOF 발생기(5)는 없는 것이나 마찬가지가 되며 프레임 처리기(3)의 OOF 신호가 그대로 프레임 수신기(2)로 가게 된다.After four clocks have passed, the OOF generator 5 does not exist and the OOF signal of the frame processor 3 is sent to the frame receiver 2 as it is.

제6도는 LOS 발생기의 일예시도로서, 플립플롭(12)는 반전된 클리어(CLR) 신호를 프리셋(P)단으로 입력받고, 논리곱 게이트(13)는 상기 플립플롭(12)의 출력과 프레임 처리기(3)에서 출력되어 반전된 OOF 신호를 입력으로 하며, 논리곱 게이트(15)는 상기 플립플롭(12)의 출력과 프레임 처리기(3)에서 출력되는 OOF 신호를 입력으로 한다.6 shows an example of an LOS generator, in which the flip-flop 12 receives an inverted clear (CLR) signal as a preset (P) stage, and the AND gate 13 is connected to the output of the flip-flop 12. The OOF signal output from the frame processor 3 is inverted, and the AND gate 15 receives the output of the flip-flop 12 and the OOF signal output from the frame processor 3.

두 플립플롭(16, 17)이 직렬로 연결되어 첫 번째 플립플롭(16)의 데이터단으로 상기 논리곱 게이트(15)의 출력을 입력받고, 논리합 게이트(18)는 상기 두 번째 플립플롭(17)의 출력과 논리곱 게이트(20)의 출력을 입력으로 하며, 플립플롭(19)은 상기 논리합 게이트(18)의 출력을 입력으로 한다.Two flip-flops 16 and 17 are connected in series to receive the output of the AND gate 15 to the data terminal of the first flip-flop 16, and the OR gate 18 is connected to the second flip-flop 17. ) And an output of the AND gate 20 are input, and the flip-flop 19 is an input of the OR gate 18.

논리곱 게이트(20)는 상기 플립플롭(19)의 출력과 프레임 처리기(3)에서 출력되는 OOF 신호를 입력으로 하고,논리곱 게이트(23)는 상기 플립플롭(19)의 출력과 프레임 처리기(3)에서 출력되어 반전된 OOF 신호를 입력으로 하며, 논리합 게이트(14)는 상기 두 논리곱 게이트(13, 23)의 출력을 입력받아 상기 플립플롭(12)의 데이터단으로 출력한다.The AND gate 20 receives an output of the flip-flop 19 and an OOF signal output from the frame processor 3, and the logical gate 23 receives an output of the flip-flop 19 and a frame processor ( The OOF signal output from 3) is inverted, and the OR gate 14 receives the outputs of the two AND gates 13 and 23 and outputs the data to the data terminal of the flip-flop 12.

논리합 게이트(21)는 상기 두 플립플롭(16)의 출력을 입력으로 하고, 카운터(24)는 클럭(CLK) 신호를 클럭단(CLK)으로 입력받고 프레임 처리기(3)에서 출력되는 OOF 신호를 인에이블(EN)단으로 입력받으며 상기 OOF 신호의 반전값을 클리어(CLR)단으로 입력받아 감시(watch-dog) 신호(Q3)를 출력한다.The OR gate 21 inputs the outputs of the two flip-flops 16, and the counter 24 receives the clock CLK signal to the clock terminal CLK and receives the OOF signal output from the frame processor 3. It receives the enable (EN) stage and receives the inverted value of the OOF signal to the clear (CLR) stage and outputs a watch-dog signal Q3.

논리합 게이트(22)는 상기 카운터(24)의 출력(Q3)과 광수신기(1)에서 출력되는 LOS 신호 및 논리합 게이트(21)의 출력을 입력으로 하여 프레임 수신기(2)로 LOS 신호를 출력한다.The OR gate 22 outputs the LOS signal to the frame receiver 2 using the output Q3 of the counter 24 and the LOS signal output from the optical receiver 1 and the output of the OR gate 21 as inputs. .

클럭(CLK) 신호는 모든 플립플롭(12,16,17,19)에 제공되고, 클리어(CLR) 신호는 플립플롭(12) 외에 다른 플립플롭(16,17,19)에도 제공된다.The clock CLK signal is provided to all flip-flops 12, 16, 17, and 19, and the clear (CLR) signal is provided to other flip-flops 16, 17, and 19 in addition to the flip-flop 12.

상기와 같이 구성되는 LOS 발생기(4)는 원-핫(one-hot) 방식의 상태기계(Statemachine)로서 하나의 상태(state)에 하나의 D-플립플롭을 할당하여 항상 하나의 플립플롭이 1의 상태에 있게 되고 입력되는 OOF 신호에 따라 상태를 천이하면서 제어신호를 발생한다.The LOS generator 4 configured as described above is a one-hot state machine, which allocates one D-flop to one state so that one flip-flop is always 1 The control signal is generated while the state is changed according to the input OOF signal.

그리고, 리셋 상태에서는 플립플롭(12)이 1이되어 항상 이 상태에서 시작하게 된다. OOF 신호가 0일 경우는 논리곱 게이트(13)와 논리합 게이트(14)에 의해 계속 플립플롭(12)의 상태에 머무르게 된다.In the reset state, the flip-flop 12 becomes 1 and always starts in this state. When the OOF signal is 0, the AND gate 13 and the OR gate 14 continue to stay in the state of the flip-flop 12.

그러다가 OOF 신호가 1이 되면 논리곱 게이트(15)에 의해 차례로 플립플롭(16), 플립플롭(17)이 상태로 가고 이어서 논리합 게이트(18)에 의해 플립플롭(19) 상태로 가게 된다.Then, when the OOF signal is 1, the flip-flop 16 and the flip-flop 17 are sequentially brought into the state by the AND gate 15, and then the flip-flop 19 is moved by the OR gate 18.

플립플롭(16), 플립플롭(17)의 상태에 있을때에는 두 논리합 게이트(21,22)에 의해서 두 클럭동안 LOS가 나가게 된다. 플립플롭(19)상태에서는 OOF 신호가 아직 1에 있으면 논리곱 게이트(20)와 논리합 게이트(18)에 의해서 계속 플립플롭(19)상태에 머무르게 된다.When the flip-flop 16 and the flip-flop 17 are in the state, the LOS goes out for two clocks by the two OR gates 21 and 22. In the flip-flop 19 state, if the OOF signal is still at 1, the AND gate 20 and the OR gate 18 remain in the flip-flop 19 state.

그러다가 OOF 신호가 0이 되면 논리곱 게이트(23)와 논리합 게이트(14)에 의해 다시 플립플롭(12)의 상태로 돌아오게 된다. 또한 오랫동안 OOF 상태에서 머무르고 있는 것을 방지하기 위해 카운터(24)가 있다.Then, when the OOF signal is 0, the OR gate 23 and the OR gate 14 return to the flip-flop 12 again. There is also a counter 24 to prevent staying in the OOF state for a long time.

이 카운터(24)는 OOF 신호가 0일때는 클리어된 상태에 있다가 OOF 신호가 1이면 증가하기 시작한다. 그러다가 그 값이 8이되면 출력(Q3)이 1이 되므로 LOS 시호가 8클럭동안 나가게 된다. 이렇게 오랫동안 LOS 신호가 나가게 되면 OOF 상태에서 벗어날 확률이 훨씬 높아진다.The counter 24 is in the cleared state when the OOF signal is 0 and starts to increase when the OOF signal is 1. Then, if the value reaches 8, the output (Q3) becomes 1, so the LOS signal will go out for 8 clocks. If the LOS signal is released for such a long time, the probability of exiting the OOF state is much higher.

만약 8클럭동안 LOS 시호를 준 후에 그다음 8클럭동안 인-프레임 상태로 돌아오지 않으면 카운터(24)에 의해서 주기적으로 LOS 신호가 8클럭동안 나가게 도니다.If the LOS signal is given for 8 clocks and then does not return to the in-frame state for the next 8 clocks, the LOS signal is periodically emitted by the counter 24 for 8 clocks.

상기한 바에 의하면 본 발명은 프레임 처리가 OOF 상태에서 빠른 시간안에 인-프레임 상태로 돌아올 수 있도록 하는 효과가 있다.According to the above, the present invention has the effect of allowing the frame processing to return to the in-frame state in a short time from the OOF state.

Claims

A frame receiving apparatus, comprising: light receiving means (1) for converting light into electricity; Frame receiving means (2) for finding a frame pattern in the serial signal from the optical receiving means (1) and converting the data into byte strings; Frame processing means (3) for receiving the byte data (Data) and the frame start information (FP) from the frame receiving means (2) together with the byte clock (Clk) to process the frame data; LOS signal which makes LOS signal to frame receiving means 2 using LOS (Loss Of Signal) signal from optical receiving means 1 and OOF (Out Of Frame) signal from frame processing means 3 Generating means (4); OOF generating means (5) for generating an OOF signal to the frame receiving means (2) by using the OOF signal and the reset signal from the frame processing means (3); And a clock generating means (6) for dividing the clock of the network to produce a slow clock for use by the LOS generating means (4) and the OOF generating means (5).

2. The LOS signal generating means (4) according to claim 1, wherein the LOS signal generating means (4) allocates one flip-flop to one state so that one flip-flop is always in a 'high' state and transitions state in accordance with an input OOF signal. First control signal generating means for generating a control signal; A counter 24 for giving an LOS signal of a predetermined click at a predetermined clock interval when the OOF signal continues for more than a predetermined period; A first logic gate 22 for outputting the first control signal generating means, the output of the counter 24, and the LOS signal output from the optical receiving means 1 and outputting the output to the frame receiving means 2; Frame receiving apparatus in a synchronous network device characterized in that it comprises a).

3. The apparatus of claim 2, wherein the first control signal generating means comprises: a first logic circuit unit configured to be 'high' in an initial state and maintain a 'high' state when the OOF signal is 'low'; A second logic circuit unit including a plurality of flip-flops which are sequentially 'high' when the OOF signal becomes 'high'; A third logic circuit unit maintaining a 'high' state from the time when the corresponding clock is applied to the time when the OOF signal becomes 'low' when the output of the second logic circuit unit becomes 'high'; And a first logic gate (21) for receiving the outputs of each of the plurality of flip-flops included in the second logic circuit unit.

4. The first logic circuit of claim 3, further comprising: a first flip-flop (12) for receiving an inverted clear (CLR) signal as a preset (P) stage; A first logical gate (13) for inputting an output of the first flip-flop (12) and an inverted OOF signal output from the frame processing means (3); A second AND gate 23 for receiving an OOF signal inverted by the frame processing means 3 and a feedback signal output from the third logic circuit part; And a first AND gate 14 for supplying the outputs of the first logical gate 13 and the second logical gate 23 to the data terminal of the first flip-flop 12. Frame receiving apparatus in a synchronous network device, characterized in that.

5. The second logic circuit of claim 4, further comprising: a third logical gate (15) for inputting the OOF signal and the output of the first flip-flop (12); A second flip-flop 16 which receives the output of the third logical gate 15 as a data terminal; And a third flip flop (17) for receiving the output of the second flip flop (16) as a data terminal.

6. The circuit of claim 5, wherein the third logic circuit comprises: a fourth AND gate 20 for inputting the OOF signal and the feedback signal; A second logical sum gate 18 having the output of the fourth logical gate 20 and the output of the third flip-flop 17 as an input; And a fourth flip-flop (19) for receiving the output of the second logic gate (18) as a data terminal and outputting a feedback signal.

2. The apparatus according to claim 1, wherein said OOF signal generating means (5) comprises: second control signal generating means for outputting a control signal for blocking an OOF signal output from said frame processing means (3) for a predetermined period; And a fifth logical gate (11) for supplying the OOF signal output from the frame processing means (3) to the frame receiving means (2) in accordance with the output of the second control signal generating means. Frame receiving device in the device.

The method of claim 7, wherein the second control signal generating means, the data (D) stage is grounded, the clock (CLK) signal is input to the clock terminal and the inverted clear (CLR) signal to receive the preset (P) stage A fifth flip flop 6; A plurality of serially connected sixth flips connected to the fifth flip-flop 6 and receiving a clock CLK signal at each clock terminal and receiving an inverted clear CLR signal at each clear C terminal; Flop; And a negative logic gate (10) for inputting an output of each of the fifth and sixth flip-flops.