KR0146980B1 - Precise current mirror circuit supressing early effect - Google Patents
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Abstract
이 발명은 어얼리 효과가 억제된 정밀 전류 미러 회로에 관한 것으로, 입력되는 신호를 전류 미러의 특성을 이용하여 출력하는 신호입력수단(10)과, 상기 신호입력수단(10)의 입력신호의 전류량의 에러값을 제어하는 전류량 제어수단(20)과, 상기 전류량 제어수단(20)의 전류량 제어에 필요한만큼 전류를 증폭하여 출력하는 전류증폭수단(40)과, 상기 전류량 제어수단(20)에 의해 제어된 입력신호를 전류 미러의 특성을 이용하여 출력하는 신호출력수단(40)으로 이루어져 있으며, 미러측의 전류 감소분을 '0'으로 하고, 더불어 어얼리 효과에 의한 영향을 억제하며, 궁극적으로 전류원과 출력전류의 값을 같도록 하는 어얼리 효과가 억제된 정밀 전류 미러 회로에 관한 것이다.The present invention relates to a precision current mirror circuit in which the early effect is suppressed. The present invention relates to a signal input means (10) for outputting an input signal using characteristics of a current mirror, and an amount of current of an input signal of the signal input means (10). By the current amount control means 20 for controlling the error value of the current, the current amplification means 40 for amplifying and outputting the current as necessary for the current amount control of the current amount control means 20, and the current amount control means 20. It consists of a signal output means 40 for outputting the controlled input signal by using the characteristics of the current mirror, the current reduction on the mirror side is set to '0', and also suppresses the influence of the early effect, and ultimately the current source The present invention relates to a precision current mirror circuit in which the early effect of equalizing the value of the output current to the same is suppressed.
Description
제1도는 종래 기술의 전류 미러 회로의 제1실시예를 적용한 회로도이고,1 is a circuit diagram to which the first embodiment of the current mirror circuit of the prior art is applied.
제2도는 제1도의 미러측 전류감소를 개선한 종래 기술의 전류 미러 회로의 제2실시예를 적용한 회로도이고,FIG. 2 is a circuit diagram to which the second embodiment of the current mirror circuit of the prior art which improves the mirror side current reduction of FIG. 1 is applied.
제3도는 제1도의 어얼리 효과를 억제한 종래 기술의 전류 미러 회로의 제3실시예를 적용한 회로도이고,3 is a circuit diagram to which the third embodiment of the current mirror circuit of the prior art which suppresses the early effect of FIG. 1 is applied.
제4도는 이 발명의 제1실시예에 따른 어얼리 효과가 억제된 정밀 전류 미러 회로를 적용한 회로도이다.4 is a circuit diagram to which a precision current mirror circuit in which the early effect according to the first embodiment of the present invention is suppressed is applied.
제5도는 이 발명의 제2실시예에 따른 어얼리 효과가 억제된 정밀 전류 미러 회로를 적용한 회로도이다.5 is a circuit diagram to which a precision current mirror circuit in which the early effect is suppressed according to the second embodiment of the present invention is applied.
이 발명은 어얼리(Early) 효과가 억제된 정밀 전류 미러(current mirror) 회로에 관한 것으로서, 더 상세히 말하자면, 미러측의 전류 감소분을 '0'으로 하고, 더불어 어얼리 효과에 의한 영향을 억제하는 어얼리 효과가 억제된 정밀 전류 미러 회로에 관한 것이다.The present invention relates to a precision current mirror circuit in which the early effect is suppressed. More specifically, the current reduction on the mirror side is set to '0', and the effect of the early effect is suppressed. The present invention relates to a precision current mirror circuit in which the early effect is suppressed.
전류 미러 회로란, 일반적으로 베이스(base) 단자가 서로 연결되어 있는 두 개의 트랜지스터(transistor)의 내부에 흐르는 전류의 크기는 거울처럼 서로 같기에 그 특성을 이용하는 회로를 말한다.The current mirror circuit generally refers to a circuit using the characteristics of the current flowing in two transistors whose base terminals are connected to each other, as the mirrors are equal to each other.
어얼리 효과란, pn접합의 역방향에 인가되는 전압이 증가함에 따라 공핍층의 폭이 넓어지게 되는데, 따라서, 트랜지스터의 컬렉터(collector) 전압이 증가하여 공핍층이 커지고, 그 결과 베이스의 폭이 좁아지는 현상을 말한다.The early effect is that the width of the depletion layer becomes wider as the voltage applied in the reverse direction of the pn junction increases. Therefore, the collector voltage of the transistor increases, resulting in a larger depletion layer, resulting in a narrower base width. It's a losing phenomenon.
이하, 종래 기술에 의한 전류 미러 회로를 설명하기로 한다.Hereinafter, the current mirror circuit according to the prior art will be described.
제1도는 종래 기술의 전류 미러 회로의 제1실시예를 적용한 회로도이다.1 is a circuit diagram to which the first embodiment of the current mirror circuit of the prior art is applied.
제1도에 도시되어 있듯이, 종래 기술에 의한 전류 미러 회로의 구성은, 구동전원(VCC)이 에미터(emitter)로 입력되고 베이스가 컬렉터로 연결되어 있는 제1트랜지스터(Q1)와, 구동전원(VCC)이 에미터로 입력되고 상기 제1트랜지스터(Q1)의 베이스가 베이스로 연결되어 있는 제2트랜지스터(Q2)와 상기 제1트랜지스터(Q1)의 컬렉터가 입력단자로 연결되고 출력단자가 접지되어 있는 전류원(Iin)으로 이루어져 있다.As shown in FIG. 1, the configuration of the current mirror circuit according to the prior art includes a first transistor Q1 having a driving power supply VCC input to an emitter and a base connected to a collector, and a driving power supply. (VCC) is input to the emitter, the second transistor (Q2), the base of the first transistor (Q1) is connected to the base and the collector of the first transistor (Q1) is connected to the input terminal and the output terminal is grounded Consisting of a current source (Iin).
상기와 같이 이루어져 있는 종래 기술에 의한 전류 미러 회로의 동작은 다음과 같다.The operation of the current mirror circuit according to the prior art made as described above is as follows.
구동전원(VCC)이 인가되면, 컬렉터와 베이스가 연결되어 다이오드(diode) 접속된 제1트랜지스터(Q1)에 전류원(Iin)이 접속되므로, 그에 따라 전류가 흐르게 된다.When the driving power source VCC is applied, since the current source Iin is connected to the first transistor Q1 connected to the diode and connected to the collector and the base, current flows accordingly.
즉, 상기 제1트랜지스터(Q1) 및 제2트랜지스터(Q2)의 베이스전류(IB)가 있기 때문에, 상기 제1트랜지스터(Q1)를 통해 흐르는 전류(IQ1)의 크기는 아래의 식 (1) 과 같이, 제1트랜지스터(Q1)와 제2트랜지스터(Q2)의 베이스전류(2IB)만큼이 감소하게 된다.That is, since there is a base current I B of the first transistor Q1 and the second transistor Q2, the magnitude of the current I Q1 flowing through the first transistor Q1 is represented by the following equation (1). ), The base current 2I B of the first transistor Q1 and the second transistor Q2 decreases.
따라서, 상기 제1트랜지스터(Q1)와 전류 미러 관계에 있는 제2트랜지스터(Q2)를 통해 흐르는 전류(IQ2)의 크기도 두 트랜지스터(Q1, Q2)의 베이스전류(2IB)만큼씩 감소하게 되어, 출력전류(Iout1)가 아래의 식 (2)와 같이 된다.Therefore, the magnitude of the current I Q2 flowing through the second transistor Q2 in a current mirror relationship with the first transistor Q1 is also reduced by the base current 2I B of the two transistors Q1 and Q2. The output current Iout1 is expressed by the following equation (2).
즉, 상기의 종래 기술에 의한 전류 미러의 제1실시예의 회로는 미러측의 출력전류(Iout1)가 입력전류(Iin)에 비해 두 트랜지스터(Q1, Q2)의 베이스전류(2IB)만큼 감소하는 문제점이 있으며, 또한 미러측의 제2트랜지스터(Q2)의 컬렉터 전위에 따라, 어얼리 효과에 의한 전류변조를 받아, 상기 제2트랜지스터(Q2)의 전류가 변동하는 문제점이 있다.That is, in the circuit of the first embodiment of the current mirror according to the prior art, the output current Iout1 on the mirror side is reduced by the base current 2I B of the two transistors Q1 and Q2 compared to the input current Iin. There is a problem, and according to the collector potential of the second transistor Q2 on the mirror side, the current of the second transistor Q2 fluctuates due to the current modulation caused by the early effect.
상기와 같은 전류감소의 문제점을 해결한 것이 제2도에 도시되어 있다.Solving the problem of current reduction as described above is shown in FIG.
이하, 첨부된 도면을 참고로 하여, 제1도의 전류감소를 개선한 종래 기술의 전류 미러 회로를 설명하기로 한다.Hereinafter, with reference to the accompanying drawings, a description will be given of a current mirror circuit of the prior art, which improves the current reduction of FIG.
제2도는 제1도의 미러측 전류감소를 개선한 종래 기술의 전류 미러 회로의 제2실시예를 적용한 회로도이다.2 is a circuit diagram to which the second embodiment of the current mirror circuit of the prior art which improves the mirror side current reduction of FIG. 1 is applied.
제2도에 도시되어 있듯이, 제1도의 미러측 전류감소를 개선한 종래 기술의 전류 미러 회로의 구성은, 구동전원(VCC)이 에미터로 입력되는 제1트랜지스터(Q1)와, 구동전원(VCC)이 에미터로 입력되고 상기 제1트랜지스터(Q1)의 베이스가 베이스로 연결되어 있는 제2트랜지스터(Q2)와, 상기 제1트랜지스터(Q1)의 컬렉터가 입력단자로 연결되고 출력단자가 접지되어 있는 전류원(Iin)과, 상기 제1트랜지스터(Q1)의 베이스가 에미터로 연결되고 상기 제1트랜지스터(Q1)의 컬렉터가 베이스로 연결되고 컬렉터가 접지되어 있는 제3트랜지스터(Q3)로 이루어져 있다.As shown in FIG. 2, the configuration of the current mirror circuit of the prior art in which the mirror-side current reduction of FIG. 1 is improved includes the first transistor Q1 through which the driving power supply VCC is input to the emitter, and the driving power supply ( VCC is input to the emitter, and the second transistor Q2 having the base of the first transistor Q1 connected to the base, the collector of the first transistor Q1 are connected to the input terminal, and the output terminal is grounded. And a third transistor Q3 having a current source Iin and a base of the first transistor Q1 connected to an emitter, a collector of the first transistor Q1 connected to a base, and the collector being grounded. .
상기와 같이 이루어져 있는 제1도의 미러측 전류감소를 개선한 종래 기술의 전류 미러 회로의 동작은 다음과 같다.The operation of the prior art current mirror circuit which improves the mirror side current reduction of FIG. 1 comprised as mentioned above is as follows.
구동전원(VCC)이 인가되면, 제1트랜지스터(Q1)에 전류원(Iin)이 접속되므로, 그에 따라 전류가 흐르게 된다.When the driving power source VCC is applied, the current source Iin is connected to the first transistor Q1, so that a current flows accordingly.
상기 제1트랜지스터(Q1) 및 제2트랜지스터(Q2)의 베이스전류(IB)가 있기 때문에, 상기 제3트랜지스터(Q3)의 에미터로는 두 트랜지스터(Q1, Q2)의 베이스전류의 합에 해당하는 전류(2IB)가 흐르게 되고, 그에 따라 상기 제3트랜지스터(Q3)의 베이스전류(IQ3B)는 아래의식 (3)과 같이 된다.Since there is a base current I B of the first transistor Q1 and the second transistor Q2, the emitter of the third transistor Q3 is the sum of the base currents of the two transistors Q1 and Q2. The corresponding current 2I B flows, and accordingly, the base current I Q3B of the third transistor Q3 is expressed by Equation (3) below.
따라서, 상기 제1트랜지스터(Q1)를 통해 흐르는 전류(IQ1)의 크기는 아래의 식 (4)과 같이, 상기 제3트랜지스터(Q3)의 베이스전류(IQ3B)만큼 감소한다.Therefore, the magnitude of the current I Q1 flowing through the first transistor Q1 is reduced by the base current I Q3B of the third transistor Q3 as shown in Equation (4) below.
따라서, 상기 제1트랜지스터(Q1)와 전류 미러 관계에 있는 제2트랜지스터(Q2)의 컬렉터를 통해 흐르는 전류(IQ2)의 크기도 상기 제3트랜지스터(Q3)의 베이스전류(IQ3B)만큼 감소하게 되어, 출력전류(Iout2)가 아래의 식 (5)와 같이 된다.Therefore, the magnitude of the current I Q2 flowing through the collector of the second transistor Q2 in a current mirror relationship with the first transistor Q1 is also reduced by the base current I Q3B of the third transistor Q3. Thus, the output current Iout2 becomes as shown in equation (5) below.
제2도는 제1도의 미러측 전류감소를 개선한 종래 기술의 전류 미러 회로의 제2실시예를 적용한 회로도이고, 즉, 제1도의 문제점을 개선한 종래 기술에 의한 전류 미러는, 제1도에 비해 미러측의 출력전류(Iout2)가 입력전류에 비해 감소하는 문제를 개선하였지만, 어얼리 효과에 의한 전류 변동은 보상되지 않았다.FIG. 2 is a circuit diagram applying the second embodiment of the current mirror circuit of the prior art which improves the mirror side current reduction of FIG. 1, that is, the current mirror according to the prior art which improves the problem of FIG. In contrast, the problem that the output current Iout2 on the mirror side is reduced compared to the input current is improved, but the current variation due to the early effect is not compensated.
상기와 같은 어얼리 효과에 의한 전류 변동의 문제점을 해결한 것이 제3도에 도시되어 있다.The problem of the current fluctuation caused by the early effect is shown in FIG.
이하, 첨부된 도면을 참고로 하여, 제1도의 어얼리 효과를 억제한 종래 기술의 전류 미러 회로를 설명하기로 한다.Hereinafter, a current mirror circuit of the related art in which the early effect of FIG. 1 is suppressed will be described with reference to the accompanying drawings.
제3도는 제1도의 어얼리 효과를 억제한 종래 기술의 전류 미러 회로의 제3실시예를 적용한 회로도이다.3 is a circuit diagram to which the third embodiment of the current mirror circuit of the prior art which suppresses the early effect of FIG. 1 is applied.
제3도에 도시되어 있듯이, 제1도의 어얼리 효과를 억제한 종래 기술의 전류 미러 회로의 구성은, 구동전원(VCC)이 에미터로 입력되고 컬렉터와 베이스가 연결되어 있는 제1트랜지스터(Q1)와, 구동전원(VCC)이 에미터로 입력되고 상기 제1트랜지스터(Q1)의 베이스가 베이스로 연결되어 있는 제2트랜지스터(Q2)와, 상기 제1트랜지스터(Q1)의 컬렉터가 에미터로 연결되고 컬렉터와 베이스가 연결되어 있는 제3트랜지스터(Q3)와, 상기 제2트랜지스터(Q2)의 컬렉터가 에미터로 연결되고 상기 제3트랜지스터(Q3)의 베이스가 베이스로 연결되어 있는 제4트랜지스터(Q4)와, 상기 제3트랜지스터(Q3)의 컬렉터가 입력단자로 연결되고 출력단자가 접지되어 있는 전류원(Iin)으로 이루어져 있다.As shown in FIG. 3, the configuration of the current mirror circuit of the prior art in which the early effect of FIG. 1 is suppressed includes the first transistor Q1 in which the driving power supply VCC is input to the emitter and the collector and the base are connected. ), The driving power supply VCC is input to the emitter, and the second transistor Q2 having the base of the first transistor Q1 connected to the base, and the collector of the first transistor Q1 are connected to the emitter. A third transistor Q3 connected to which a collector and a base are connected, and a fourth transistor having a collector of the second transistor Q2 connected to an emitter and a base of the third transistor Q3 connected to a base. Q4 and the collector of the third transistor Q3 are connected to an input terminal and a current source Iin having an output terminal grounded.
상기와 같이 이루어져 있는 제1도의 어얼리 효과를 억제한 종래 기술의 전류 미러 회로의 동작은 다음과 같다.The operation of the prior art current mirror circuit which suppresses the early effect of FIG. 1 comprised as mentioned above is as follows.
구동전원(VCC)이 인가되면, 제1트랜지스터(Q1)에 전류원(Iin)이 접속되므로, 그에 따라 전류가 흐르게 된다.When the driving power source VCC is applied, the current source Iin is connected to the first transistor Q1, so that a current flows accordingly.
상기 제3트랜지스터(Q3)의 컬렉터와 베이스가 연결되어 있기 때문에 상기 제3트랜지스터(Q3)의 베이스전류(IB)와 제4트랜지스터(Q4)의 베이스전류(IB)가 전류원(Iin)으로 흐르고, 상기 제1트랜지스터(Q1)의 컬렉터와 베이스가 연결되어 있기 때문에 상기 제1트랜지스터(Q1)의 베이스전류(IB)와 제2트랜지스터(Q2)의 베이스전류(IB)가 제3트랜지스터(Q3)의 에미터로 흐른다.Since the collector and the base of the third transistor Q3 are connected, the base current IB of the third transistor Q3 and the base current I B of the fourth transistor Q4 flow to the current source Iin. , the base current (I B) and the base current (I B) of the second transistor (Q2) of the first transistor (Q1) because the is the collector and base of the first transistor (Q1) is connected to the third transistor ( Flows into the emitter of Q3).
따라서, 상기 제3트랜지스터(Q3)의 컬렉터로는 전류원(Iin)의 전류 크기보다 두 트랜지스터(Q3, Q4)의 베이스전류(2IB)만큼 적은 전류가 흐르고, 상기 제1트랜지스터(Q1)의 컬렉터로는 상기 제3트랜지스터(Q3)의 에미터로 흐르는 전류 크기보다 두 트랜지스터(Q1, Q2)의 베이스전류(2IB)만큼 적은 전류가 흐르게 되어, 결국 그 크기는 전류원(Iin)보다 베이스전류(IB)의 '4'배만큼 적은 전류가 된다.Accordingly, a current less than the current of the current source Iin is reduced by the base current 2I B of the two transistors Q3 and Q4 to the collector of the third transistor Q3 and the collector of the first transistor Q1 flows. The furnace has a current smaller than the current flowing through the emitter of the third transistor Q3 by the base current 2I B of the two transistors Q1 and Q2, so that the magnitude of the current is greater than that of the current source Iin. The current is as low as '4' times I B ).
상기와 같이 동작함으로써, 제3도에서 보면, 전류 미러를 종속적으로 연결한 형태로, 제2트랜지스터(Q2)의 컬렉터-에미터간의 전위를 에미터-베이스 전압(VBE)으로 억제하고 있기 때문에 어얼리 효과에 의한 영향이 나타나지 않는다.By operating as described above, as shown in FIG. 3, since the current mirrors are connected in a dependent manner, the potential of the collector-emitter of the second transistor Q2 is suppressed by the emitter-base voltage V BE . The effect of the early effect does not appear.
그런데, 제4트랜지스터(Q4)의 컬렉터로 흐르는 전류의 크기는 전류원(Iin)의 크기보다 베이스전류(IB)의 '4'배만큼 적게 흐르게 되어, 원래의 회로보다 흐르는 전류량이 더욱 적어지는 문제점이 있다.However, the magnitude of the current flowing through the collector of the fourth transistor Q4 flows by '4' times less than the base current I B than the magnitude of the current source Iin, resulting in a smaller amount of current flowing than the original circuit. There is this.
따라서 이 발명의 목적은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, 미러측의 전류 감소분을 '0'으로 하고, 더불어 어얼리 효과에 의한 영향을 억제하며, 궁극적으로 전류원과 출력전류의 값을 같도록 하는 어얼리 효과가 억제된 정밀 전류 미러 회로를 제공하는 데에 있다.Therefore, an object of the present invention is to solve the above-described problems, and to set the current decrease on the mirror side to '0', suppress the influence of the early effect, and ultimately change the value of the current source and the output current. An object of the present invention is to provide a precision current mirror circuit with an early effect suppressed to be equal.
상기의 목적을 달성하기 위한 이 발명의 구성은, 입력되는 신호를 전류 미러의 특성을 이용하여 출력하는 신호입력수단과; 상기 신호입력수단의 입력신호의 전류량의 에러(error)값을 제어하는 전류량 제어수단과; 상기 전류량 제어수단의 전류량 제어에 필요한만큼 전류를 증폭하여 출력하는 전류증폭수단과; 상기 전류량 제어수단에 의해 제어된 입력신호를 전류 미러의 특성을 이용하여 출력하는 신호출력수단으로 이루어져 있다.A configuration of the present invention for achieving the above object comprises: signal input means for outputting an input signal by using characteristics of a current mirror; Current amount control means for controlling an error value of the current amount of the input signal of the signal input means; Current amplifying means for amplifying and outputting a current as necessary for controlling the amount of current of the current amount controlling means; And a signal output means for outputting the input signal controlled by the current amount control means using the characteristics of the current mirror.
이하, 첨부된 도면을 참고로 하여 이 발명을 용이하게 실시할 수 있는 가장 바람직한 제1실시예를 설명한다.Hereinafter, with reference to the accompanying drawings will be described a first preferred embodiment of the present invention can be easily carried out.
제4도는 이 발명의 제1실시예에 따른 어얼리 효과가 억제된 정밀 전류 미러 회로를 적용한 회로도이다.4 is a circuit diagram to which a precision current mirror circuit in which the early effect according to the first embodiment of the present invention is suppressed is applied.
제4도에 도시되어 있듯이 이 발명의 제1실시예에 따른 어얼리 효과가 억제된 정밀 전류 미러 회로의 구성은, 입력되는 신호를 전류 미러의 특성을 이용하여 출력하는 신호입력부(10)와; 상기 신호입력부(10)의 입력신호의 전류량의 에러값을 제어하는 전류량 제어부(20)와; 상기 전류량 제어부(20)의 전류량 제어에 필요한만큼 전류를 증폭하여 출력하는 전류증폭부(30)와; 상기 전류량 제어부(20)에 의해 제어된 입력신호를 전류 미러의 특성을 이용하여 출력하는 신호출력부(40)로 이루어져 있다.As shown in FIG. 4, the configuration of the precision current mirror circuit in which the early effect is suppressed according to the first embodiment of the present invention includes: a signal input unit 10 for outputting an input signal using characteristics of the current mirror; A current amount control unit 20 for controlling an error value of the current amount of the input signal of the signal input unit 10; A current amplifying unit 30 for amplifying and outputting a current as necessary for controlling the amount of current of the current amount control unit 20; The signal output unit 40 outputs an input signal controlled by the current amount control unit 20 using the characteristics of the current mirror.
상기 신호입력부(10)의 구성은, 구동전원(VCC)이 에미터로 입력되는 제1트랜지스터(Q11)와, 구동전원(VCC)이 에미터로 입력되고 상기 제1트랜지스터(Q11)의 베이스가 베이스로 연결되어 있는 제2트랜지스터(Q12)로 이루어져 있다.The signal input unit 10 includes a first transistor Q11 through which driving power VCC is input to an emitter, a driving power VCC is input into an emitter, and a base of the first transistor Q11 is connected to the first transistor Q11. It consists of a second transistor (Q12) connected to the base.
상기 전류량 제어부(20)의 구성은, 상기 신호입력부(10)의 제1트랜지스터(Q11)의 베이스가 에미터로 연결되고 상기 제1트랜지스터(Q11)의 컬렉터가 베이스로 연결되어 있는 트랜지스터(Q20)로 이루어져 있다.The current amount controller 20 includes a transistor Q20 having a base of the first transistor Q11 of the signal input unit 10 connected to an emitter and a collector of the first transistor Q11 connected to a base. Consists of
상기 전류증폭부(30)의 구성은, 상기 전류량 제어부(20)의 트랜지스터(Q21)의 컬렉터가 컬렉터로 연결되고 베이스가 컬렉터로 연결되어 있는 제1트랜지스터(QN31)와, 상기 제1트랜지스터(QN31)의 에미터가 일측단자로 연결되고 타측단자가 접지되어 있는 제1저항(R31)과, 상기 제1트랜지스터(QN31)의 베이스가 베이스로 연결되어 있는 제2트랜지스터(QN32)와, 상기 제2트랜지스터(QN32)의 에미터가 일측단자로 연결되고 타측단자가 접지되어 있는 제2저항(R32)으로 이루어져 있다.The current amplifier 30 may include a first transistor QN31 having a collector connected to a collector of the transistor Q21 of the current amount control unit 20 and a base connected to a collector, and the first transistor QN31. ) Is a first resistor R31 having an emitter connected to one terminal and the other terminal being grounded, a second transistor QN32 having a base connected to the base of the first transistor QN31, and the second resistor. The emitter of the transistor QN32 is formed of a second resistor R32 connected to one terminal and the other terminal grounded.
상기 신호출력부(40)의 구성은, 상기 신호입력부(10)의 제1트랜지스터(Q11)의 컬렉터가 에미터로 연결되고 상기 전류증폭부(30)의 제2트랜지스터(Q32)의 컬렉터가 베이스로 연결되고 컬렉터와 베이스가 연결되어 있는 제1트랜지스터(Q41)와, 상기 제1트랜지스터(Q41)의 컬렉터가 입력단자로 연결되고 출력단자가 접지되어 있는 전류원(Iin)과, 상기 신호입력부(10)의 제2트랜지스터(Q12)의 컬렉터가 에미터로 연결되고 상기 제1트랜지스터(Q41)의 베이스가 베이스로 연결되어 있는 제2트랜지스터(Q42)로 이루어져 있다.In the configuration of the signal output unit 40, the collector of the first transistor Q11 of the signal input unit 10 is connected to an emitter, and the collector of the second transistor Q32 of the current amplifier 30 is a base. A first transistor (Q41) connected to each other and a collector and a base connected to each other, a current source (Iin) having a collector of the first transistor (Q41) connected to an input terminal and having an output terminal grounded, and the signal input unit (10). The collector of the second transistor Q12 is composed of a second transistor Q42 connected to the emitter and the base of the first transistor Q41 is connected to the base.
상기와 같이 이루어져 있는 이 발명의 제1실시예에 따른 어얼리 효과가 억제된 정밀 전류 미러 회로의 동작은 다음과 같다.The operation of the precision current mirror circuit with the early effect suppressed according to the first embodiment of the present invention constituted as described above is as follows.
구동전원(VCC)이 인가되면 신호입력부(10)의 제1트랜지스터(Q11)를 통해 전류가 흐르고, 상기 신호입력부(10)의 제1트랜지스터(Q11) 및 제2트랜지스터(Q12)의 베이스전류(IB)가 있기 때문에, 전류량 제어부(20)의 트랜지스터(Q20)의 에미터로는 상기 신호입력부(10)의 두 트랜지스터(Q11, Q12)의 베이스전류의 합에 해당하는 전류(2IB)가 흐르며, 그에 따라 상기 전류량 제어부(20)의 트랜지스터(Q20)의 베이스전류(IQ2OB)는 아래의 식 (6)과 같이 된다.When the driving power source VCC is applied, current flows through the first transistor Q11 of the signal input unit 10, and the base currents of the first transistor Q11 and the second transistor Q12 of the signal input unit 10 are applied. Since I B ), as an emitter of the transistor Q20 of the current amount control unit 20, a current 2I B corresponding to the sum of the base currents of the two transistors Q11 and Q12 of the signal input unit 10 is obtained. As a result, the base current I Q2OB of the transistor Q20 of the current amount control unit 20 is expressed by Equation (6) below.
따라서, 상기 신호입력부(10)의 제1트랜지스터(Q11)의 컬렉터로 흐르는 전류(IQ11C)의 크기는 줄어들었지만, 신호출력부(40)의 제1트랜지스터(Q41)의 에미터로 입력되는 전류(IQ41E)는 아래의 식 (7)과 같이, 신호입력부(10)의 제1트랜지스터(Q11)의 컬렉터전류(IQ11C)와 상기 전류량 제어부(20)의 트랜지스터(Q20)의 베이스전류(IQ2OB)가 합쳐짐으로써, 전류가 감소되는 것을 보상한다.Therefore, although the magnitude of the current I Q11C flowing to the collector of the first transistor Q11 of the signal input unit 10 is reduced, the current input to the emitter of the first transistor Q41 of the signal output unit 40 is reduced. (I Q41E ) is the collector current I Q11C of the first transistor Q11 of the signal input unit 10 and the base current I of the transistor Q20 of the current amount control unit 20 as shown in Equation (7) below. Q2OB ) is combined to compensate for the decrease in current.
그리고, 전류증폭부(30)는 제2트랜지스터(Q32)의 컬렉터전류를 전류량 제어부(20)의 트랜지스터(Q20)의 에미터전류와 동일하게, 상기 신호입력부(10)의 두 트랜지스터(Q11, Q12)의 베이스 전류의 합(2IB)과 같도록 하는데, 그 동작은 다음과 같다.In addition, the current amplifying unit 30 equals the collector current of the second transistor Q32 to the emitter current of the transistor Q20 of the current amount control unit 20, so that the two transistors Q11 and Q12 of the signal input unit 10 are provided. It is equal to the sum of the base currents of 2) (2I B ), and the operation is as follows.
전류증폭부(30)의 제1트랜지스터(Q31) 및 제2트랜지스터(Q32)의 컬렉터로는 각각 전류량 제어부(20) 및 신호출력부(40)로부터 전류가 입력되어 흐르게 되고, 각각 제1저항(R31) 및 제2저항(R32)의 저항값에 따라 전류량이 조절된다.As the collectors of the first transistor Q31 and the second transistor Q32 of the current amplifier 30, current is inputted and flows from the current amount control unit 20 and the signal output unit 40, respectively. The amount of current is adjusted according to the resistance values of R31 and the second resistor R32.
따라서, 신호출력부(40)의 제1트랜지스터(Q41)의 컬렉터전류는 아래의 식(8)과 같이 전류원(Iin)의 전류값에서 전류량 제어부(20)의 트랜지스터(Q20)의 베이스전류(IQ20B)만큼 감소되어 흐르게 된다.Accordingly, the collector current of the first transistor Q41 of the signal output unit 40 is the base current I of the transistor Q20 of the current amount control unit 20 at the current value of the current source Iin as shown in Equation (8) below. Q20B ) is reduced by the flow.
따라서, 신호출력부(40)의 제2트랜지스터(Q42)의 컬렉터로 흐르는 출력전류(Iout4)의 크기도 상기 식 (8)의 전류와 같은 값이 되며, 그 값은 제1도 및 제3도의 종래의 회로에 비해서 전류감소를 상당히 개선시킴을 알 수 있다.Therefore, the magnitude of the output current Iout4 flowing to the collector of the second transistor Q42 of the signal output unit 40 is also equal to the current of Equation (8). It can be seen that the current reduction is significantly improved compared to the conventional circuit.
그리고, 전류 미러를 종속적으로 연결한 형태로, 신호입력부(10)의 제2트랜지스터(Q12)의 컬렉터-에미터간의 전위를 에미터-베이스 전압(VBE)의 '2'배로 고정시킴으로써 어얼리 효과에 의한 영향이 나타나지 않는다.In addition, the current mirror is connected in a dependent manner, and the potential between the collector and the emitter of the second transistor Q12 of the signal input unit 10 is fixed by '2' times the emitter-base voltage V BE . There is no effect by the effect.
이하, 첨부된 도면을 참고로 하여 이 발명을 용이하게 실시할 수 있는 가장 바람직한 제2실시예를 설명한다.Hereinafter, with reference to the accompanying drawings will be described a second preferred embodiment of the present invention can be easily carried out.
제5도는 이 발명의 제2실시예에 따른 어얼리 효과가 억제된 정밀 전류 미러 회로를 적용한 회로도이다.5 is a circuit diagram to which a precision current mirror circuit in which the early effect is suppressed according to the second embodiment of the present invention is applied.
제5도에 도시되어 있듯이 이 발명의 제1실시예에 따른 어얼리 효과가 억제된 정밀 전류 미러 회로의 구성은, 입력되는 신호를 전류 미러의 특성을 이용하여 출력하는 신호입력부(60)와; 상기 신호입력부(60)의 입력신호의 전류량의 에러값을 제어하는 전류량 제어부(70)와; 상기 전류량 제어(70)의 전류량 제어에 필요한만큼 전류를 증폭하여 출력하는 전류증폭부(80)와; 상기 전류량 제어부(70)에 의해 제어된 입력신호를 전류 미러의 특성을 이용하여 출력하는 신호출력부(90)로 이루어져 있다.As shown in FIG. 5, the configuration of the precision current mirror circuit in which the early effect is suppressed according to the first embodiment of the present invention includes: a signal input unit 60 for outputting an input signal using characteristics of the current mirror; A current amount control unit 70 for controlling an error value of the current amount of the input signal of the signal input unit 60; A current amplifier 80 for amplifying and outputting the current as necessary for the current amount control of the current amount control 70; The signal output unit 90 outputs an input signal controlled by the current amount control unit 70 using the characteristics of the current mirror.
상기 신호입력부(60)의 구성은, 구동전원(VCC)이 에미터로 입력되는 제1트랜지스터(Q61)와, 구동전원(VCC)이 에미터로 입력되고 상기 제1트랜지스터(Q61)의 베이스가 베이스로 연결되어 있는 제2트랜지스터(Q62)로 이루어져 있다.The signal input unit 60 includes a first transistor Q61 in which driving power VCC is input to an emitter, and a driving power VCC is input to an emitter, and a base of the first transistor Q61 is input. A second transistor Q62 is connected to the base.
상기 전류량 제어부(70)의 구성은, 상기 신호입력부(60)의 제1트랜지스터(Q61)의 베이스가 에미터로 연결되고 상기 제1트랜지스터(Q61)의 컬렉터가 베이스로 연결되어 있는 제1트랜지스터(Q71)와, 구동전원(VCC)이 컬렉터로 입력되고 상기 제1트랜지스터(Q71)의 베이스가 베이스로 연결되어 있는 제2트랜지스터(Q72)로 이루어져 있다.The current amount controller 70 may include a first transistor having a base of the first transistor Q61 of the signal input unit 60 connected to an emitter and a collector of the first transistor Q61 connected to a base. Q71) and a driving transistor VCC is input to the collector, and the second transistor Q72 is connected to the base of the first transistor Q71.
상기 전류증폭부(80)의 구성은, 상기 전류량 제어부(70)의 트랜지스터(Q71)의 컬렉터가 컬렉터로 연결되고 베이스가 컬렉터로 연결되어 있는 제1트랜지스터(QN81)와, 상기 제1트랜지스터(QN81)의 에미터가 일측단자로 연결되고 타측단자가 접지되어 있는 제1저항(R81)과, 상기 제1트랜지스터(QN81)의 베이스가 베이스로 연결되어 있는 제2트랜지스터(QN82)와, 상기 제2트랜지스터(QN82)의 에미터가 일측단자로 연결되고 타측단자가 접지되어 있는 제2저항(R82)과, 상기 전류량 제어부(70)의 제2트랜지스터(Q72)의 에미터가 컬렉터로 연결되고 상기 제1트랜지스터(Q81)의 베이스가 베이스로 연결되어 있는 제3트랜지스터(Q83)와, 상기 제3트랜지스터(Q83)의 에미터가 일측단자로 연결되고 타측단자가 접지되어 있는 제3저항(R83)으로 이루어져 있다.The current amplifier 80 may include a first transistor QN81 having a collector connected to a collector of the transistor Q71 of the current amount control unit 70 and a base connected to a collector, and the first transistor QN81. ) Is a first resistor (R81) connected to one terminal and the other terminal is grounded, a second transistor (QN82) having a base connected to the base of the first transistor (QN81), and the second The second resistor R82 having the emitter of the transistor QN82 connected to one terminal and the other terminal grounded, and the emitter of the second transistor Q72 of the current amount control unit 70 connected to the collector are connected to each other. A third transistor Q83 having a base of the first transistor Q81 connected to the base, and an emitter of the third transistor Q83 connected to one terminal and a third resistor R83 having the other terminal grounded are connected to each other. consist of.
상기 신호출력부(90)의 구성은, 상기 신호입력부(60)의 제1트랜지스터(Q61)의 컬렉터가 에미터로 연결되고 상기 전류증폭부(80)의 제2트랜지스터(Q82)의 컬렉터가 베이스로 연결되고 컬렉터와 베이스가 연결되어 있는 제1트랜지스터(Q91)와, 상기 제1트랜지스터(Q91)의 컬렉터가 입력단자로 연결되고 출력단자가 접지되어 있는 전류원(Iin)과, 상기 신호입력부(60)의 제2트랜지스터(Q62)의 컬렉터가 에미터로 연결되고 상기 제1트랜지스터(Q91)의 베이스가 베이스로 연결되어 있는 제2트랜지스터(Q92)로 이루어져 있다.In the configuration of the signal output unit 90, the collector of the first transistor Q61 of the signal input unit 60 is connected to the emitter, and the collector of the second transistor Q82 of the current amplifier 80 is the base. A first transistor (Q91) connected to each other and a collector and a base connected to each other, a current source (Iin) having a collector of the first transistor (Q91) connected to an input terminal, and an output terminal of which is grounded, and the signal input unit (60). The collector of the second transistor Q62 is connected to the emitter and the second transistor Q92 is connected to the base of the first transistor Q91.
상기와 같이 이루어져 있는 이 발명의 제2실시예에 따른 어얼리 효과가 억제된 정밀 전류 미러 회로의 동작은 다음과 같다.The operation of the precision current mirror circuit in which the early effect is suppressed according to the second embodiment of the present invention made as described above is as follows.
구동전원(VCC)이 인가되면 신호입력부(60)의 제1트랜지스터(Q61)를 통해 전류가 흐르고, 상기 신호입력부(60)의 제1트랜지스터(Q61) 및 제2트랜지스터(Q62)의 베이스전류(IB)가 있기 때문에, 전류량 제어부(70)의 트랜지스터(Q70)의 에미터로는 상기 신호입력부(60)의 두 트랜지스터(Q61, Q62)의 베이스전류의 합에 해당하는 전류(2IB)가 흐르며, 그에 따라 상기 전류량 제어부(70)의 제1트랜지스터(Q71)의 베이스전류(IQ71B)는 아래의 식 (9)와 같이 된다.When the driving power supply VCC is applied, current flows through the first transistor Q61 of the signal input unit 60, and the base currents of the first transistor Q61 and the second transistor Q62 of the signal input unit 60 are changed. Since I B ), as an emitter of the transistor Q70 of the current amount control unit 70, a current 2I B corresponding to the sum of the base currents of the two transistors Q61 and Q62 of the signal input unit 60 is obtained. As a result, the base current I Q71B of the first transistor Q71 of the current amount control unit 70 is expressed by Equation (9) below.
그리고, 전류량 제어부(70)의 제1트랜지스터(Q71)와 베이스가 연결되어 있는 제2트랜지스터(Q72)는 특성이 반대이며, 상기 제2트랜지스터(Q72)의 에미터에 연결되어 있는 전류증폭부(80)에 의하여 베이스전류(IQ71B)를 제어함으로써, 상기 식 (9)의 전류 감소분을 '0'으로 만든다.The first transistor Q71 and the second transistor Q72 connected to the base of the current amount control unit 70 have opposite characteristics, and the current amplifier unit connected to the emitter of the second transistor Q72 has the opposite characteristics. By controlling the base current I Q71B by 80), the current reduction in Equation (9) is made '0'.
또, 전류증폭부(80)는 제2트랜지스터(Q82)의 컬렉터전류를 전류량 제어부(70)의 제1트랜지스터(Q71)의 에미터전류와 동일하게, 상기 신호입력부(60)의 두 트랜지스터(Q61, Q62)의 베이스 전류의 합(2IB)과 같도록 하는데, 그 동작은 다음과 같다.In addition, the current amplifier 80 has two collectors Q61 of the signal input unit 60 such that the collector current of the second transistor Q82 is equal to the emitter current of the first transistor Q71 of the current amount control unit 70. , Equal to the sum of the base currents 2I B of Q62. The operation is as follows.
전류증폭부(80)의 제1트랜지스터(Q81) 및 제2트랜지스터(Q82)의 컬렉터로는 각각 전류량 제어부(70) 및 신호출력부(90)로부터 전류가 입력되어 흐르게 되고, 각각 제1저항(R81) 및 제2저항(R82)의 저항값에 따라 전류량이 조절된다.As the collectors of the first transistor Q81 and the second transistor Q82 of the current amplifier 80, current is inputted and flows from the current amount controller 70 and the signal output unit 90, respectively. The amount of current is adjusted according to the resistance values of R81) and the second resistor R82.
따라서, 신호입력부(60)의 제1트랜지스터(Q61)의 컬렉터전류(IQ61C)와, 신호출력부(90)의 제1트랜지스터(Q91)의 컬렉터전류(IQ91C)와, 제2트랜지스터 (Q92)의 컬렉터전류(IQ92C)인 출력전류(Iout5)를 전류원(Iin)의 전류량과 완전히 동일하게 할 수 있다.Thus, the signal input the first collector current of the transistor (Q61) of (60) (I Q61C) and a collector current (I Q91C) of the first transistor (Q91) of the signal output unit 90, and a second transistor (Q92 The output current Iout5 , which is the collector current I Q92C of N, can be made exactly the same as the current amount of the current source Iin.
또한, 전류 미러를 종속적으로 연결한 형태로, 신호입력부(60)의 제2트랜지스터(Q62)의 컬렉터-에미터간의 전위를 에미터-베이스 전압(VBE)의 '2'배로 고정시킴으로써 어얼리 효과에 의한 영향이 나타나지 않는다.In addition, the current mirror is connected in a dependent manner, and the potential between the collector and the emitter of the second transistor Q62 of the signal input unit 60 is fixed by '2' times the emitter-base voltage V BE . There is no effect by the effect.
따라서, 상기와 같이 동작하는 이 발명의 효과는, 미러측의 전류 감소분을 '0'으로 하고, 더불어 어얼리 효과에 의한 영향을 억제하며, 궁극적으로 전류원과 출력전류의 값을 같도록 하는 어얼리 효과가 억제된 정밀 전류 미러 회로를 제공하도록 한 것이다.Therefore, the effect of the present invention operating as described above is to set the current decrease on the mirror side to '0', suppress the influence by the early effect, and ultimately make the values of the current source and the output current equal. It is to provide a precision current mirror circuit whose effects are suppressed.
Claims (7)
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| KR1019950013857A KR0146980B1 (en) | 1995-05-30 | 1995-05-30 | Precise current mirror circuit supressing early effect |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950013857A KR0146980B1 (en) | 1995-05-30 | 1995-05-30 | Precise current mirror circuit supressing early effect |
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| KR960043483A KR960043483A (en) | 1996-12-23 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100618786B1 (en) * | 1997-09-12 | 2006-12-13 | 삼성전자주식회사 | Current amplifier using current source |
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1995
- 1995-05-30 KR KR1019950013857A patent/KR0146980B1/en active IP Right Grant
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100618786B1 (en) * | 1997-09-12 | 2006-12-13 | 삼성전자주식회사 | Current amplifier using current source |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960043483A (en) | 1996-12-23 |
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