KR0146383B1

KR0146383B1 - Method for manufacturing thin film transistor

Info

Publication number: KR0146383B1
Application number: KR1019930019752A
Authority: KR
Inventors: 김철하
Original assignee: 엄길용; 오리온전기주식회사
Priority date: 1993-09-25
Filing date: 1993-09-25
Publication date: 1998-11-02
Also published as: KR950009975A

Abstract

본 발명은 박막 트랜지스터 제조방법에 관한 것으로, 특히 제조 공정수를 감소시킴으로써 생산성을 향상시키도록 한 박막 트랜지스터 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a thin film transistor, and more particularly, to a method for manufacturing a thin film transistor to improve productivity by reducing the number of manufacturing steps.

종래에는 박막 트랜지스터를 제조하는 경우 n+이온샤워를 위한 구멍(4) 형성시, 소오스 전극(7)과 드레인 전극(8) 형성시 및 게이트 전극(11) 형성시에 마스킹 작업을 해야하므로 전체적으로 세번의 마스킹 작업을 실시해야 되고, 이에 따라 제조공정수가 증가되어 생산성이 저하되는 문제점이 있었다.Conventionally, when manufacturing a thin film transistor, masking is required at the time of forming the holes 4 for n + ion shower, at the source electrode 7 and at the drain electrode 8, and at the gate electrode 11. There is a problem that the masking operation should be carried out, thereby increasing the number of manufacturing processes and lowering the productivity.

본 발명은 소오스 전극(24) 및 드레인 전극(25) 형성시와, 게이트 전극(28) 형성시에만 마스킹 작업을 하므로 전체적으로 두번의 마스킹 작업을 하면 되며, 종래의 소오스 전극(7), 드레인 전극(8)과 활성층(15)사이에 위치한 절연막(3)을 형성하지 않아도 된다. 따라서, 제조공정수를 감소시킬 수 있어 박막 트랜지스터의 생산성을 대폭 향상시킬 수 있다.According to the present invention, since the masking operation is performed only when the source electrode 24 and the drain electrode 25 are formed and when the gate electrode 28 is formed, two masking operations are required as a whole, and the conventional source electrode 7 and the drain electrode ( It is not necessary to form the insulating film 3 located between the 8) and the active layer 15. Therefore, the number of manufacturing processes can be reduced, and the productivity of a thin film transistor can be improved significantly.

Description

Thin film transistor manufacturing method

제1도는 종래의 박막 트랜지스터 제조과정을 도시한 도면.1 is a diagram illustrating a conventional thin film transistor manufacturing process.

제2도는 본 발명에 의한 박막 트랜지스터 제조과정을 도시한 도면.2 is a view showing a thin film transistor manufacturing process according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

20 : 기판 21 : 활성층20: substrate 21: active layer

27 : 절연막 22 : n+층27: insulating film 22: n + layer

24 : 소오스 전극 25 : 드레인 전극24 source electrode 25 drain electrode

28 : 게이트 전극 23 : 금속층28 gate electrode 23 metal layer

본 발명은 박막 트랜지스터에 관한 것으로, 특히 박막 트랜지스터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to thin film transistors, and more particularly, to a method for manufacturing a thin film transistor.

최근 박막 트랜지스터 LCD(Liquid Crystal Display)의 능동 소자로서 사용되고 있는데, 이 박막 트랜지스터는 LCD의 각 화소에 한개씩 배치되어서 각 화소를 작동시키는 역할을 수행한다.Recently, the thin film transistor is used as an active element of a liquid crystal display (LCD), and the thin film transistor is disposed at each pixel of the LCD to operate each pixel.

박막 트랜지스터는 소오스, 드레인 및 게이트로 구성된다. LCD의 능동소자로서 이용되는 경우, 박막 트랜지스터의 게이트는 스캐닝 라인(Scanning line)에 연결되고 소오스는 데이타 라인에 연결되며 드레인은 화소전극에 연결된다. 스캐닝 라인과 데이타 라인이 동시에 온(on)될 때 전류가 소오스에서 출발하여 활성층(Active Layer)의 채널을 지나 드레인 측으로 흐르게 되어 LCD의 한 화소를 작동시키게 된다. 그러나, 소오스와 게이트 중 어느 하나라도 오프(off)상태가 되면 박막 트랜지스터는 동작하지 않게 되므로 LCD의 화소는 오프 상태로 된다.The thin film transistor is composed of a source, a drain, and a gate. When used as an active element of an LCD, a gate of a thin film transistor is connected to a scanning line, a source is connected to a data line, and a drain is connected to a pixel electrode. When the scanning line and the data line are on at the same time, current starts from the source and flows through the channel of the active layer to the drain side to operate one pixel of the LCD. However, when either of the source and the gate is turned off, the thin film transistor is not operated, so the pixels of the LCD are turned off.

박막 트랜지스터 제조과정에 있어서 활성층과 소오스-드레인 전극 금속사이에 n+이온을 넣어주어 전극금속과 반도체간의 옴 접촉(ohmic contact)을 유지시켜 주는 것이 필요한데, 이 n+옴 접촉은 크게 두가지 측면에서 매우 중요하다. 첫째는 소오스-드레인 사이의 전압 인가에 따른 전류의 선형관계를 유지시켜 준다는 점에서 중요하고, 둘째는 소오스-드레인에 음(-) 전압을 인가할 때 정공(hole)들이 통과하지 못하도록 홀 블로킹(Hall-Blocking)하여 박막 트랜지스터의 누설 전류를 감소시켜 주는 역할을 한다는 점에서 중요하다.In the process of manufacturing a thin film transistor, it is necessary to maintain an ohmic contact between the electrode metal and the semiconductor by inserting n + ions between the active layer and the source-drain electrode metal. This n + ohmic contact is very important in two aspects. . The first is important because it maintains the linear relationship of the current according to the voltage applied between the source and drain, and the second is hole blocking to prevent holes from passing through when the negative voltage is applied to the source and drain. Hall-Blocking is important in reducing leakage current of thin film transistors.

n+층을 만드는 방법에는 CVD(Chemical Vapor Deposition) 장비로 n+박막을 증착하는 방식과, 이온 주입(ion implantation)이나 이온 샤워(ion shower)에 의해 3족 또는 5족의 불순물들을 이온화시켜 주입하여 만드는 방법이 있다. CVD장비에 의해 n+층을 증착하는 경우에는 입자들의 영향으로 결함이 발생할 여지가 많고, 이온 주입에 의해 n+층을 만드는 경우에는 고에너지의 이온을 주입시킴으로써 불순물을 깊이 주입시킬 수 있는 장점이 있다. 한편, 이온 주입방식은 제한된 영역내에서만 n+층을 형성할 수 있다는 단점이 있다. 그러나, 이온 샤워방식의 경우는 n+층을 대면적에 형성할 수 있음으로, 이에 대한 연구가 활발히 진행되고 있다.The method of making an n + layer includes a method of depositing an n + thin film by CVD (chemical vapor deposition) equipment, and ionizing and injecting group 3 or 5 impurities by ion implantation or ion shower. There is a way. In the case of depositing the n + layer by CVD equipment, there is a lot of defects caused by the influence of particles, and when the n + layer is formed by ion implantation, impurities are implanted deeply by injecting ions of high energy. On the other hand, the ion implantation method has a disadvantage in that the n + layer can be formed only in a limited region. However, in the case of the ion shower method, since the n + layer can be formed in a large area, research on this is being actively conducted.

종래에는 이온 샤워를 이용하여 박막 트랜지스터를 제조하는 경우 제1도에 도시된 순서로 하였다. 먼저, 제1도 (a)에 같이 기판(1)상에 활성층(2)을 증착시키고, 활성층(2)상에 절연막(3)을 증착시킨다. 마스킹(masking) 작업한 후 절연막(3)을 에칭하여, (b)와 같이 절연막(3)에 구멍(4)를 형성하고, (c)와 같이 구멍(4)을 통해 이온 샤워하여 활성층(2)에 n+층(5)을 형성한다. 그후, (d)와 같이 절연막(3)과 n+층(5)상에 금속층(6)을 형성하고, 마스킹 작업한후 금속층(6)을 에칭하여, (e)와 같이 소오스 전극(7)과 드레인 전극(8)을 형성하며, (f)와 같이 소오스 전극(7)과 드레인 전극(8)을 분리시키기 위한 절연막(9)을 형성한후, 절연막(9)상에 금속층(10)을 형성한다. 그리고, 마스킹 작업한후 금속층(10)을 에칭하여 (g)와 같이 게이트 전극(11)을 형성함으로써 박막 트랜지스터가 제조된다.Conventionally, in the case of manufacturing a thin film transistor using an ion shower, the procedure shown in FIG. First, the active layer 2 is deposited on the substrate 1 as shown in FIG. 1 (a), and the insulating film 3 is deposited on the active layer 2. After the masking operation, the insulating film 3 is etched to form holes 4 in the insulating film 3 as shown in (b), and ion showered through the holes 4 as shown in (c) to activate the active layer 2. N + layer 5 is formed. Thereafter, the metal layer 6 is formed on the insulating film 3 and the n + layer 5 as shown in (d), and after masking, the metal layer 6 is etched, and as shown in (e), the source electrode 7 and After forming the drain electrode 8 and forming an insulating film 9 for separating the source electrode 7 and the drain electrode 8 as shown in (f), a metal layer 10 is formed on the insulating film 9. do. After the masking operation, the thin film transistor is manufactured by etching the metal layer 10 to form the gate electrode 11 as shown in (g).

이와 같은 종래의 방식으로 박막 트랜지스터를 제조하는 경우 구멍(4) 형성시, 소오스 전극(7) 및 드레인 전극(8) 형성시, 게이트 전극(11) 형성시에 마스킹 작업을 해야 하므로, 전체적으로 세번의 마스킹 작업을 해야 한다. 이에 따라, 제조 공정수가 증가되어 생산성이 저하되는 문제점이 있었다.In the case of manufacturing the thin film transistor by the conventional method, masking is required at the time of forming the hole 4, at the source electrode 7 and at the drain electrode 8, and at the time of forming the gate electrode 11. You need to do masking. Accordingly, there is a problem in that the number of manufacturing steps is increased and productivity is lowered.

본 발명은 전술한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 마스킹 작업을 감소시킴으로써 전체적인 제조 공정수를 감소시켜 생산성 향상을 대폭 향상시키도록 한 박막 트랜지스터 제조방법을 제공하는데 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a method for manufacturing a thin film transistor, which greatly reduces productivity by reducing the number of manufacturing processes by reducing masking operations.

이와 같은 목적을 달성하기 위하여, 본 발명은 기판상에 활성층을 형성하고, 상기 활성층 상에 이온 샤워하여 n+층을 형성하는 제1과정, 상기 n+층 상에 금속층을 형성하고, 상기 금속층에 마스킹 작업한후 에칭하여 소오스 전극 및 드레인 전극을 형성할 때 상기 소오스 전극과 드레인 전극 사이의 상기 n+층도 함께 에칭하는 제2과정 및, 상기 소오스 전극과 상기 드레인 전극을 분리시키기 위한 절연막을 형성하고 상기 절연막 상에 금속층을 형성하며 이 금속층에 마스킹작업후 에칭하여 게이트 전극을 형성하는 제3과정을 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법을 제공한다.In order to achieve the above object, the present invention is to form an active layer on the substrate, the first step of forming an n + layer by ion showering on the active layer, forming a metal layer on the n + layer, the masking operation on the metal layer And etching the n + layer between the source electrode and the drain electrode together when etching to form the source electrode and the drain electrode, and forming an insulating layer for separating the source electrode and the drain electrode, and forming the insulating layer. And forming a gate electrode by forming a metal layer on the metal layer and etching the mask after the masking operation.

이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명에 의한 박막 트랜지스터 제조과정은 제2도에 도시된 순서로 이루어진다. 먼저, 제2도의 (a)와 같이 기판(20)상에 활성층(21)을 증착시킨후, 활성층(21)에 이온 샤워하여 n+층(22)을 형성한다. 그리고, 제2도의 (b)와 같이 n+층(22)상에 금속층(23)을 형성하며, 마스킹 작업한후 에칭하여 제2도의 (c)와 같이 소오스 전극(24)과 드레인 전극(25)을 형성하는데 소오스 전극(24)과 드레인 전극(25)사이의 n+층을 제거한다. 그후, 제2도의 (d)와 같이 소오스 전극(24)과 드레인 전극(25)을 분리시키기 위한 절연막(27) 상에 금속층을 형성하고, 금속층에 마스킹 작업한후 에칭하여 게이트 전극(28)을 형성한다.The thin film transistor manufacturing process according to the present invention is performed in the order shown in FIG. First, as shown in FIG. 2A, the active layer 21 is deposited on the substrate 20, and then ion showered on the active layer 21 to form an n + layer 22. Then, the metal layer 23 is formed on the n + layer 22 as shown in FIG. 2 (b), and after masking, the source layer 24 and the drain electrode 25 as shown in FIG. The n + layer between the source electrode 24 and the drain electrode 25 is removed to form. Thereafter, as shown in FIG. 2D, a metal layer is formed on the insulating film 27 for separating the source electrode 24 and the drain electrode 25, and after masking the metal layer, the gate electrode 28 is etched. Form.

이상 설명한 바와 같이, 본 발명은 소오스 전극(24) 및 드레인 전극(25) 형성시와 게이트 전극(28) 형성시에만 마스킹 작업을 하므로, 전체적으로 두번의 마스킹 작업을 하면 된다. 또한 종래의 소오스전극, 드레인 전극(25)과 활성층(5) 사이에 위치한 절연막(3)을 형성하지 않아도 된다. 따라서, 제조공정수를 감소시킬 수 있어 박막 트랜지스터의 생산성을 대폭향상시킬 수 있게 된다.As described above, the present invention performs masking only when the source electrode 24 and the drain electrode 25 are formed and when the gate electrode 28 is formed, so that two masking operations may be performed as a whole. In addition, it is not necessary to form the insulating film 3 located between the conventional source electrode, the drain electrode 25 and the active layer 5. Therefore, the number of manufacturing steps can be reduced, and the productivity of the thin film transistor can be greatly improved.

Claims

In the method of manufacturing a thin film transistor, a first process of forming an n + layer 22 by forming an active layer 21 on a substrate 20 and ion showering the active layer 21 on the n + layer 22 The n + between the source electrode 24 and the drain electrode 25 when the metal layer 23 is formed and masked on the metal layer 23 and then etched to form the source electrode 24 and the drain electrode 25. A second process of etching the layer 22 together and an insulating film 27 for separating the source electrode 24 and the drain electrode 25 are formed, and a metal layer is formed on the insulating film 27. And a third process of etching after the masking operation to form the gate electrode (28).