KR0146204B1 - Method for separting the elements from semiconductor device - Google Patents
Method for separting the elements from semiconductor deviceInfo
- Publication number
- KR0146204B1 KR0146204B1 KR1019950007115A KR19950007115A KR0146204B1 KR 0146204 B1 KR0146204 B1 KR 0146204B1 KR 1019950007115 A KR1019950007115 A KR 1019950007115A KR 19950007115 A KR19950007115 A KR 19950007115A KR 0146204 B1 KR0146204 B1 KR 0146204B1
- Authority
- KR
- South Korea
- Prior art keywords
- substrate
- layer
- conductivity type
- epitaxial layer
- oxide film
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
본 발명은 반도체 장치의 소자 분리 영역 및 그 분리 방법에 관한 것으로서, 제1도전형의 반도체 기판에 제1 도전형의 불순물을 상기 기판보다 고농도로 상기 기판의 전면에 주입하는 공정, 상기 기판 상에 에피택셜층을 성장시키는 동시에 상기 기판에 주입되어 있는 불순물이 상기 에피택셜층 쪽으로 확산되어 제1 도전형의 중간층이 형성되도록 하는 공정, 그리고 상기 에피택셜층을 산화하여 산화막을 형성하는 공정, 상기 산화막을 일정 패턴으로 식각하는 공정, 그리고 상기 식각된 산화막을 마스크로 하여 제1 도전형의 불순물을 상기 기판보다 고농도로 주입하고 확산하여 적어도 상기 중간층에 닿도록 고농도 영역을 형성하는 공정을 포함하며, 에피택셜층을 성장시키기 전에 매몰층을 형성하는 공정을 포함할 수도 있는 반도체 장치의 소자 분리 영역 및 그 분리 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an isolation region and a separation method of a semiconductor device, comprising: implanting impurities of a first conductivity type into a first conductive semiconductor substrate at a higher concentration than the substrate; Growing an epitaxial layer and diffusing impurities injected into the substrate toward the epitaxial layer to form an intermediate layer of a first conductivity type; and oxidizing the epitaxial layer to form an oxide film, the oxide film Etching a predetermined pattern, and forming a high concentration region so as to contact the intermediate layer at least by implanting and diffusing a first conductivity type impurity at a higher concentration than the substrate using the etched oxide film as a mask; Device isolation of a semiconductor device, which may include a step of forming a buried layer before growing the tactile layer It relates to a region and a separation method thereof.
Description
제1도는 종래외 반도체 장치의 소자 분리 영역의 일 실시예를 도시한 단면도이고,1 is a cross-sectional view showing an embodiment of a device isolation region of a conventional semiconductor device;
제2도는 종래의 반도체 장치의 소자 분리 영역의 또다른 실시예를 도시한 단면도이고,2 is a cross-sectional view showing another embodiment of the device isolation region of the conventional semiconductor device,
제3도는 본 발명의 실시예에 따른 반도체 장치의 소자 분리 영역을 도시한 단면도이고,3 is a cross-sectional view illustrating a device isolation region of a semiconductor device according to an embodiment of the present invention.
제4도의 (a) 내지 (g)는 본 발명의 실시예에 따른 반도체 장치의 소자 분리 방법을 그 공정 순서에 따라 도시한 단면도이고,(A) to (g) of FIG. 4 are cross-sectional views showing the device isolation method of the semiconductor device according to the embodiment of the present invention in the order of their processes;
제5도는 본 발명에 따른 소자 분리 방법의 공정 중 초기 산화막을 형성하기 전의 농도 분포를 나타낸 그래프이며,5 is a graph showing the concentration distribution before forming the initial oxide film during the process of device isolation method according to the present invention,
제6도는 본 발명에 따른 소자 분리 방법의 공정 중 에피택셜층을 성장시키기 전의 농도 분포를 나타낸 그래프이다.6 is a graph showing the concentration distribution before growing the epitaxial layer during the process of device isolation according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 기판 4 : 에피택셜층1 substrate 4 epitaxial layer
5 : 중간층 7 : p+영역5: middle layer 7: p + region
[발명이 속하는 기술분야][TECHNICAL FIELD OF THE INVENTION]
본 발명은 반도체 장치의 소자 분리 영역 및 그 분리 방법에 관한 것으로서, 더욱 상세하게는, 기판과 에피택셜층 사이에 기판과 동일 도전형의 층을 추가한 소자 분리 영역 및 그 분리 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device isolation region of a semiconductor device and a separation method thereof, and more particularly, to a device isolation region in which a layer of the same conductivity type as a substrate is added between a substrate and an epitaxial layer.
[종래 기술][Prior art]
원거리 통신 시스템(telecommunication systems), 제어기(controllers), 연산 증폭기(operational amplifiers) 따위에 사용되는 고압 장치는 쌍극성(bipolar) 및 BiMOS 집적 회로에 기초하고 있다. 장치에 인가되는 전압이 약 20 볼트에서 120 볼트이기 때문에 능동 소자와 능동 소자, 또는 능동 소자와 수동 소자를 전기적으로 절연시키는 것이 중요한 과제이다.High voltage devices used in telecommunication systems, controllers, and operational amplifiers are based on bipolar and BiMOS integrated circuits. Since the voltage applied to the device is between about 20 volts and 120 volts, it is important to electrically isolate the active and active elements, or the active and passive elements.
그러면, 첨부한 도면을 참고로 하여 종래의 소자 분리 방법에 대하여 상세히 설명한다.Next, a conventional device isolation method will be described in detail with reference to the accompanying drawings.
제1도 및 제2도는 종래의 소자 분리 방법에 따라 형성된 소자 분리 영역을 도시한 단면도이다.1 and 2 are cross-sectional views showing device isolation regions formed according to a conventional device isolation method.
소자 사이를 분리시키는 방법으로는 접합 분리(junction isolation)가 일반적이다. 통상적으로 이 방법에서는 제1도에서와 같이, 패턴(pattern)을 형성하고 노출된 부분에 에피택셜층(epitaxial layer)(40)으로 에피택셜층과 다른 도전형의 불순물을 주입하여 확산시킨다. 예를 들어 기판(10)이 p형이고 에피택셜층(40)이 n형인 경우에는 p형의 불순물을 주입하고 확산하여 p+영역(70)을 형성한다. 이 때 완전한 소자 분리를 위해서는 p+영역(70)이 기판(1)에 닿아야 한다.Junction isolation is a common method of separating devices. Typically, in this method, as shown in FIG. 1, a pattern is formed and an epitaxial layer 40 is implanted into the exposed portion to inject and diffuse impurities of an epitaxial layer and another conductivity type. For example, when the substrate 10 is p-type and the epitaxial layer 40 is n-type, p-type impurities are implanted and diffused to form the p + region 70. In this case, the p + region 70 must contact the substrate 1 for complete device isolation.
이러한 접합 분리를 선호하는 것은 간단하고 비용이 저렴하다는 장점이 있기 때문이다.The preference for such junction separation is due to the advantages of being simple and inexpensive.
그러나, 고압 소자의 경우에는 에피택셜층이 고압을 견딜 수 있을 만큼 충분히 두꺼워야 하고 p+영역이 기판에 닿아야 하므로 분리 영역을 형성하는데에도 장시간의 열처리 공정이 필요하다는 단점이 있다. 그뿐 아니라 불순물이 확산될 때 아래 방향으로만 확산되는 것이 아니라 거의 동일한 길이만큼 측면으로도 확산되어 분리 영역이 전체적으로 차지하는 면적이 커져서 고집적화를 어렵게 한다는 문제점이 있다.However, in the case of a high voltage device, since the epitaxial layer has to be thick enough to withstand the high pressure and the p + region must contact the substrate, there is a disadvantage that a long heat treatment process is required to form the isolation region. In addition, there is a problem that when the impurities are diffused not only diffused downward but also diffused to the side by almost the same length, the area occupied by the separation region as a whole becomes difficult to achieve high integration.
이러한 문제점을 극복하기 위하여, Solid State Technology, 1991, March에 실린 Arvid C. Carlson, Sam L. Sundaram, John W. Steele, Mark M. Dydyk의 Novel Scaling Technique for High Voltage Analog ICs에서는 제2도에서와 같은 방법을 제시하고 있다.To overcome this problem, Novel Scaling Technique for High Voltage Analog ICs by Arvid C. Carlson, Sam L. Sundaram, John W. Steele, Mark M. Dydyk, published in Solid State Technology, 1991, March, The same method is presented.
이들은 제2도에 도시한 바와 같이 에피택셜층(41, 42, 43)을 3층으로 하여 소자 분리 영역의 깊이 및 폭을 감소시키는 방안을 제시하고 있다. 이 방법에서는 가장 위층(43)은 중간 층(42)에 비하여 고농도이고, 가장 아래층(41)은 기판(10)과 동일한 도전형이고 기판(10)보다는 낮은 농도로 도핑되어 있다.As shown in FIG. 2, they propose a method of reducing the depth and width of the device isolation region by using the epitaxial layers 41, 42, and 43 as three layers. In this method, the top layer 43 is higher concentration than the middle layer 42, and the bottom layer 41 is of the same conductivity type as the substrate 10 and is doped at a lower concentration than the substrate 10.
그러나, 이러한 종래의 소자 분리 방법은 3층의 에피택셜층을 형성함으로 인하여 공정이 복잡해지고, 비용이 많이 든다는 문제점이 있다.However, this conventional device isolation method has a problem in that the process becomes complicated and expensive due to the formation of three epitaxial layers.
[발명의 목적][Purpose of invention]
본 발명은 이러한 문제점을 해결하기 위한 것으로서, 공정을 더욱 단순화시키고 소자 분리 영역의 폭 및 깊이를 줄이면서도 소자를 완전하게 분리하는 소자 분리 영역 및 그 분리 방법을 제공하는 데에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and an object thereof is to provide a device isolation region and a method of separating the same, which further simplify the process and reduce the width and depth of the device isolation region while completely separating the device.
[발명의 구성, 작용 및 효과][Configuration, Action and Effect of the Invention]
상기한 목적을 달성하기 위한 본 발명은, 제1 도전형의 반도체 기판, 상기 기판 위에 형성되어 있는 제1 도전형의 중간층, 상기 중간층 위에 형성되어 있는 제2 도전형의 에피택셜층, 그리고 상기 에피택셜층에 형성되어 있고 적어도 상기 중간층과 닿아 있으며 상기 기판보다 고농도인 제1 도전형의 영역을 포함한다.The present invention for achieving the above object is a semiconductor substrate of the first conductivity type, the intermediate layer of the first conductivity type formed on the substrate, the epitaxial layer of the second conductivity type formed on the intermediate layer, and the epi And a first conductivity type region formed in the tactile layer and in contact with at least the intermediate layer and having a higher concentration than the substrate.
상기한 바와 같은 소자 분리 영역을 형성하기 위한 본 발명에 따른 소자 분리방법은, 제1 도전형의 반도체 기판에 제1 도전형의 불순물을 상기 기판보다 고농도로 상기 기판의 전면에 주입하는 공정, 상기 기판 상에 에피택셜층을 성장시키는 동시에 상기 기판에 주입되어 있는 불순물이 상기 에피택셜층 쪽으로 확산되어 제1 도전형의 중간층이 형성되도록 하는 공정, 그리고 상기 에피택셜층에 제1 도전형의 불순물을 일정 패턴으로 상기 기판보다 고농도로 주입하고 확산하여 적어도 상기 중간층에 닿도록 고농도 영역을 형성하는 공정을 포함한다.The device isolation method according to the present invention for forming the device isolation region as described above comprises the steps of implanting impurities of the first conductivity type into the first conductive semiconductor substrate at a higher concentration than the substrate, wherein Growing an epitaxial layer on a substrate and diffusing the impurities into the epitaxial layer to form an intermediate layer of a first conductivity type; And implanting and diffusing at a higher concentration than the substrate in a predetermined pattern to form a high concentration region so as to contact at least the intermediate layer.
이러한 방법은 제2 도전형의 불순물을 일정 패턴으로 상기 기판보다 고농도로 주입하고 확산하여 매몰층을 형성하는 공정을 상기 제1 도전형의 반도체 기판에 제1 도전형의 불순물을 상기 기판보다 고농도로 상기 기판의 전면에 주입하는 공정의 다음에 포함할 수도 있다.In this method, a process of injecting and diffusing a second conductivity type impurity at a higher concentration than the substrate to form a buried layer is carried out to form a buried layer in the first conductivity type semiconductor substrate at a higher concentration than the substrate. It may be included after the step of injecting the entire surface of the substrate.
이 경우 상기 매몰층을 형성하는 공정은, 상기 기판을 산화하여 초기 산화막을 형성하는 공정, 상기 초기 산화막을 일정 패턴으로 식각하는 공정, 그리고 상기 식각된 산화막을 마스크로 하여 제2 도전형의 불순물을 상기 기판보다 고농도로 주입하고 확산하여 매몰층을 형성하는 공정을 포함할 수 있다.In this case, the forming of the buried layer may include oxidizing the substrate to form an initial oxide film, etching the initial oxide film in a predetermined pattern, and using the etched oxide film as a mask to form impurities of a second conductivity type. It may include the step of forming a buried layer by implanting and diffusion at a higher concentration than the substrate.
또, 상기 고농도 영역을 형성하는 공정은, 상기 에피택셜층을 산화하여 산화막을 형성하는 공정, 상기 산화막을 일정 패턴으로 식각하는 공정, 그리고 상기 식각된 산화막을 마스크로 하여 제1 도전형의 불순물을 상기 기판보다 고농도로 주입하고 확산하여 적어도 상기 중간층에 닿도록 고농도 영역을 형성하는 공정을 포함할 수 있다.In addition, the step of forming the high concentration region includes the step of oxidizing the epitaxial layer to form an oxide film, the step of etching the oxide film in a predetermined pattern, and the impurities of the first conductivity type using the etched oxide film as a mask. And implanting and diffusing at a higher concentration than the substrate to form a high concentration region so as to contact at least the intermediate layer.
여기에서 상기 반도체 기판 전면에 주입되는 제1 도전형의 불순물의 농도는 1×1012~1×1013/㎠인 것이 바람직하다.Herein, the concentration of the impurity of the first conductivity type injected into the entire surface of the semiconductor substrate is preferably 1 × 10 12 to 1 × 10 13 / cm 2.
이와 같이 본 발명에서는 기판과 에피택셜층 사이에 기판과 동일 도전형의 층을 두는 간단한 공정을 추가함으로써 소자 분리 영역의 폭이 줄어들어 고집적화 및 비용 절감의 효과를 줄 수 있는 장점이 있다.As described above, in the present invention, by adding a simple process of placing a layer of the same conductivity type as the substrate between the substrate and the epitaxial layer, the width of the device isolation region is reduced, thereby providing the effect of high integration and cost reduction.
그러면, 아래에서 첨부한 도면을 참고로 하여 본 발명의 실시예에 따른 반도체 장치의 소자 분리 영역 및 그 분리 방법을 이 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세하게 설명한다.Next, the device isolation region and the isolation method of the semiconductor device according to the exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings so that a person skilled in the art may easily implement the present invention.
제3도는 본 발명의 실시예에 따른 소자 분리 영역을 도시한 단면도이고, 제4도(a) 내지 (g)는 제3도와 같은 소자 분리 영역을 제조하는 공정을 그 순서에 따라 도시한 단면도이다.3 is a cross-sectional view showing a device isolation region according to an embodiment of the present invention, Figure 4 (a) to (g) is a cross-sectional view showing a process for producing a device isolation region as shown in FIG. .
제3도에 도시한 바와 같이 본 발명의 실시예에 따른 소자 분리 영역은 기판(1) 상에 p 도전형의 중간층(5) 및 n 에피택셜층(4)이 차례로 형성되어 있고, 에피택셜층(4)에는 적어도 중간층의 층(5)에 닿도록 p+영역(7)이 형성되어 있는 구조로 되어 있다. 종래에는 p+영역이 기판에까지 닿아야 소자 분리가 완전하게 이루어지나, 본 발명의 실시예에서는 이와 같이 p 도전형의 중간층(5)이 존재하므로 이 중간층(5)까지만 닿아도 된다. 따라서 p+영역(7)의 깊이 및 폭이 종래보다 줄어든다는 효과가 있다.As shown in FIG. 3, in the device isolation region according to the exemplary embodiment of the present invention, a p conductive intermediate layer 5 and an n epitaxial layer 4 are sequentially formed on the substrate 1, and an epitaxial layer is formed. (4) has a structure in which the p + region 7 is formed so as to contact at least the layer 5 of the intermediate layer. Conventionally, device isolation is completed only when the p + region reaches the substrate, but since the p conductive type intermediate layer 5 exists in this embodiment of the present invention, only the intermediate layer 5 may be touched. Therefore, there is an effect that the depth and width of the p + region 7 are reduced compared to the prior art.
그러면, 본 발명의 일 실시예에 따른 소자 분리 방법을 제4도를 참고로 하여 상세히 설명한다.Next, a device isolation method according to an embodiment of the present invention will be described in detail with reference to FIG. 4.
먼저, 제4도(a)에 도시한 바와 같이, p형 기판(1)에 기판(1)의 농도보다 높은 농도, 예를 들면 1×1012~1×1013/㎠ 정도의 농도로 p형 불순물을 주입한다.First, as shown in FIG. 4A, the p-type substrate 1 has a concentration higher than that of the substrate 1, for example, at a concentration of about 1 × 10 12 to 1 × 10 13 / cm 2. Inject type impurities.
제5도는 이 때의 농도 분포를 나타낸 그래프로서, 가로축은 거리에 해당하고, 세로축은 농도를 로그(logarithm)로 나타낸 것이다.5 is a graph showing the concentration distribution at this time, the horizontal axis corresponds to the distance, and the vertical axis represents the concentration in logarithm.
다음, 제4도(b)에 도시한 바와 같이 1,000∼1,100℃에서 100∼200분 정도로 기판(1)을 산화시켜 초기 산화막(2)을 형성한다. 이 때 제4도 (a)의 공정에서 주입된 이온이 약간 확산된다.Next, as shown in FIG. 4 (b), the substrate 1 is oxidized at 1,000 to 1,100 ° C. for about 100 to 200 minutes to form the initial oxide film 2. At this time, the ions implanted in the process of FIG. 4 (a) slightly diffuse.
다음, 제4도 (c)에 도시한 바와 같이, 초기 산화막(2)을 일정 형태로 식각한 다음, 이를 마스크로 하여 1×1015~1×1016/㎠ 정도로 기판(1)과 반대 도전형, 즉 본 실시예에서는 n형의 이온을 주입한다.Next, as shown in FIG. 4 (c), the initial oxide film 2 is etched in a predetermined form, and then, as a mask, 1 × 10 15 to 1 × 10 16 / cm 2 of opposite conductivity to the substrate 1 In this embodiment, that is, n-type ions are implanted.
제6도는 이 때의 농도 분포를 나타낸 그래프로서, 가로축은 거리에 해당하고, 세로축은 농도를 로그로 나타낸 것이다.FIG. 6 is a graph showing the concentration distribution at this time, with the horizontal axis corresponding to distance and the vertical axis representing logarithmic concentration.
다음, 제4도 (d)에 도시한 바와 같이, 1,100∼1,200℃에서 400∼1200분 정도로 이 구조체를 열처리하면 주입된 n형의 이온이 확산되어 매몰층(buried layer)(3)이 형성된다. 이 때에도 기판(1)에 주입되어 있는 p형 불순물이 약간의 확산을 한다.Next, as shown in FIG. 4 (d), when the structure is heat-treated at 1,100 to 1,200 ° C. for about 400 to 1200 minutes, the implanted n-type ions are diffused to form a buried layer 3. . At this time, the p-type impurity injected into the substrate 1 diffuses slightly.
다음, 제4도 (e)에 도시한 바와 같이, 초기 산화막(2)을 제거한 뒤 에피택셜층(4)을 성장시킨다. 이 과정에서 기판(1)에 주입되어 있던 p형 불순물이 기판(1)에서 에피택셜층(4) 쪽으로 아웃 디퓨젼(out diffusion)되면서 에피택셜층(4)에 p 도전형의 중간층(5)이 형성된다. 그뿐 아니라 매몰층(3)의 불순물 역시 에피택셜층(4) 쪽으로 확산되어, 기판(1)과 에피택셜층(4)에 걸친 매몰층(3)이 형성된다.Next, as shown in FIG. 4E, the epitaxial layer 4 is grown after the initial oxide film 2 is removed. In this process, the p-type impurity implanted in the substrate 1 is out-diffused from the substrate 1 toward the epitaxial layer 4, and the intermediate layer 5 of the p conductivity type is formed in the epitaxial layer 4. Is formed. In addition, impurities in the buried layer 3 are also diffused toward the epitaxial layer 4, so that the buried layer 3 covering the substrate 1 and the epitaxial layer 4 is formed.
다음, 제4도 (f)에 도시한 바와 같이, 다시 산화막(6)을 성장시킨 후 산화막(6)을 패터닝한 다음, 이온 주입 또는 프리디포지션(predeposition)으로 p형 불순물을 기판보다 고농도로 주입한다.Next, as shown in FIG. 4 (f), the oxide film 6 is grown again, and then the oxide film 6 is patterned, and then p-type impurities are implanted at a higher concentration than the substrate by ion implantation or predeposition. do.
마지막으로, 이 구조체를 확산하면 제4도 (f)의 공정에서 주입한 고농도의 p형 불순물이 확산되어 p+영역(7)이 생기므로 제4도 (g)에 도시한 바와 같은 소자 분리 영역이 완성된다. 이 때, 기판(1)과 에피택셜층(4) 사이에는 p 도전형의 중간층(5)이 형성되어 있기 때문에 p+영역(7)이 이 중간층(5)까지만 이르면 되므로 종래보다는 p+영역(7)의 깊이가 작아진다. 이에 따라 전체 확산시간을 줄일 수 있고 p+영역(7)의 폭도 좁아진다. 그리고 확산 과정에서 p+영역(7) 위 부분도 약간의 산화막이 생성된다.Finally, when the structure is diffused, a high concentration of p-type impurities implanted in the process of FIG. 4 (f) diffuses to form a p + region (7), so that an element isolation region as shown in FIG. This is done. At this time, since the p conductive type intermediate layer 5 is formed between the substrate 1 and the epitaxial layer 4, the p + region 7 only needs to reach this intermediate layer 5, so that the p + region ( 7) becomes smaller. As a result, the overall diffusion time can be reduced, and the width of the p + region 7 is also narrowed. In the diffusion process, some oxide film is also formed on the p + region 7.
이와 같이 본 발명에 따른 실시예에서는 기판과 에피택셜층 사이에 기판과 동일 도전형의 층을 두는 간단한 공정을 추가함으로써 소자 분리 영역의 폭이 줄어들어 고집적화 및 비용 절감의 효과를 줄 수 있는 장점이 있다.As described above, the embodiment according to the present invention has the advantage of reducing the width of the device isolation region by adding a simple process of placing a layer of the same conductivity type as the substrate between the substrate and the epitaxial layer, thereby providing the effect of high integration and cost reduction. .
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950007115A KR0146204B1 (en) | 1995-03-30 | 1995-03-30 | Method for separting the elements from semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950007115A KR0146204B1 (en) | 1995-03-30 | 1995-03-30 | Method for separting the elements from semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960035963A KR960035963A (en) | 1996-10-28 |
| KR0146204B1 true KR0146204B1 (en) | 1998-11-02 |
Family
ID=19410966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950007115A KR0146204B1 (en) | 1995-03-30 | 1995-03-30 | Method for separting the elements from semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0146204B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10177187B2 (en) | 2015-05-28 | 2019-01-08 | Taiwan Semiconductor Manufacturing Company Ltd. | Implant damage free image sensor and method of the same |
-
1995
- 1995-03-30 KR KR1019950007115A patent/KR0146204B1/en active IP Right Grant
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10177187B2 (en) | 2015-05-28 | 2019-01-08 | Taiwan Semiconductor Manufacturing Company Ltd. | Implant damage free image sensor and method of the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960035963A (en) | 1996-10-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3205361B2 (en) | Method for manufacturing power MOS transistor with longitudinal current | |
| KR890005853A (en) | Fabrication of semiconductor device and formation method of high breakdown voltage buried insulating film | |
| US4404738A (en) | Method of fabricating an I2 L element and a linear transistor on one chip | |
| KR100189739B1 (en) | Method of forming well for semiconductor wafer | |
| KR100956241B1 (en) | Bipolar method and structure with depletable collector colums | |
| KR860000706A (en) | Semiconductor device and manufacturing method thereof | |
| EP0413256B1 (en) | Method of producing a semiconductor structure for high power integrated circuits | |
| KR940002834B1 (en) | Semiconductor integrated circuit and fabricating method thereof | |
| KR0146204B1 (en) | Method for separting the elements from semiconductor device | |
| US4144098A (en) | P+ Buried layer for I2 L isolation by ion implantation | |
| US4721682A (en) | Isolation and substrate connection for a bipolar integrated circuit | |
| US6114746A (en) | Vertical PNP transistor and relative fabrication method | |
| KR930005508B1 (en) | Semiconductor device and manufacturing method of the same | |
| KR930010119B1 (en) | Complementary bipolar transistor | |
| KR0169791B1 (en) | A lateral bipolar transistor and method of fabricating the same | |
| KR920010434B1 (en) | Semiconductor device having a bipolar transistor and iil | |
| KR100293618B1 (en) | Semiconductor device having vertical and lateral type bipolar transistors | |
| KR100267898B1 (en) | Structure for and method of making a merged single polysilicon bipolar npn transistor | |
| KR100416843B1 (en) | Method for manufacturing multiple microelectronic circuits in SOI | |
| KR900017177A (en) | Semiconductor device and manufacturing method thereof | |
| KR930010118B1 (en) | Making method of semiconductor device | |
| KR910008978B1 (en) | Manufacturing method of semiconductor device | |
| KR100193118B1 (en) | Power transistor and its manufacturing method | |
| KR0151122B1 (en) | A method for making a bipolar device | |
| JP3057692B2 (en) | Method for manufacturing semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130426 Year of fee payment: 16 |
|
| FPAY | Annual fee payment |
Payment date: 20140325 Year of fee payment: 17 |