KR0145937B1 - Apparatus for doubling hardware in digital circuit - Google Patents
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Abstract
본 발명은 회로의 에러상태가 일정 시간동안 유지될 경우, 하드웨어의 이중화가 실현되도록 할 수 있는 디지탈 회로에서 하드웨어를 이중화하는 장치에 관한 것으로, 종래에는 상태가 불안할 경우, 마스터/슬레이브 천이가 짧은 시간동안에 대량으로 발생하거나 신호선에 노이즈로 인한 작은 신호가 유기되어도 일정 시간동안 에러로 검출될 수 있으므로 이중화 운영의 목적에 적합하지 않게 되는 결점이 있었으나, 본 발명에서는 상대 회로의 에러 상태와 자체의 에러 상태를 비교하여 비교 결과가 변경된 후 이를 회로에 적용시켰을 때, 회로의 이상으로 인해 불안정한 상태가 유지됨으로써 발생되는 마스터/슬레이브의 연속적인 변화를 방지하기 위해 일정 기간동안 회로의 안정상태가 유지될 때 적용하도록 하므로써 상기 결점을 개선시킬 수 있는 것이다.The present invention relates to a device for redundancy of hardware in a digital circuit that can allow hardware redundancy to be realized when an error state of a circuit is maintained for a predetermined time. Even if a large amount of time occurs or a small signal due to noise on the signal line is detected as an error for a predetermined time, there is a drawback that it is not suitable for the purpose of the redundant operation, but in the present invention, the error state of the counter circuit and the error of its own When comparing the state and applying it to the circuit after the comparison result is changed, when the circuit is kept stable for a certain period of time to prevent the continuous change of master / slave caused by the unstable state caused by the circuit abnormality. To improve the above drawbacks A.
Description
도면은 본 발명에 따른 디지탈 회로에서 하드웨어를 이중화하는 장치의 일 실시예를 나타낸 블록도.Figure is a block diagram illustrating one embodiment of an apparatus for redundancy of hardware in a digital circuit according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
101 : 비교기 102, 103 :제1, 제2 JK 플립플롭101: comparator 102, 103: first, second JK flip-flop
104, 107, 109 : 제1, 제2, 제3 인버터 105 : 배타적 논리합 회로104, 107, and 109: first, second and third inverters 105: exclusive OR circuit
106 : 카운터 108, 110 : 제1, 제2 D 플립플롭106: counter 108, 110: first and second D flip-flops
본 발명은 디지탈 회로(Digital Circuit)에서 하드웨어(Hardware)를 이중화하는 장치에 관한 것으로서, 특히, 디지탈 회로에서 회로의 에러상태가 일정 시간동안 유지될 경우, 하드웨어의 이중화가 실현되도록 할 수 있는 디지탈 회로에서 하드웨어를 이중화하는 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device for redundancy of hardware in a digital circuit. In particular, a digital circuit that enables hardware redundancy to be realized when an error state of a circuit is maintained for a predetermined time in a digital circuit. Relates to a device for redundancy of hardware.
이와 관련하여, 종래 디지탈 회로에서 하드웨어를 이중화할 경우, 에러가 발생하는 상황에 따라 그 결과를 이중화 운영에 적용하여 마스터/슬레이브(Master/Slave)의 천이가 일어나도록 기능을 구현하고 있다.In this regard, in the case of hardware duplication in a conventional digital circuit, a function is implemented so that a transition of a master / slave occurs by applying the result to a duplication operation according to a situation in which an error occurs.
이와 같은 종래 기술에 있어서는 해당 장치의 상태가 불안할 경우, 마스터/슬레이브 천이가 짧은 시간동안에 대량으로 발생할 우려가 있다.In such a prior art, when the state of the device is unstable, there is a fear that a large amount of master / slave transition occurs in a short time.
이를 방지하기 위해 각 에러의 소스(Source)에 멀티바이브레이터(Multi-Vibrator)를 장치하여 에러 신호선에 순간적으로 발생하는 에러가 일정 시간동안 유지되도록 하는 방법을 사용한다.In order to prevent this, a multi-vibrator is installed at the source of each error so that an error occurring momentarily on the error signal line is maintained for a predetermined time.
이와 같은 종래의 기술에 있어서는 신호선에 노이즈(Noise)로 인한 작은 신호가 유기되어도 일정 시간동안 에러로 검출될 수 있으므로 이중화 운영의 목적에 적합하지 않다.In such a conventional technique, even if a small signal due to noise is induced on the signal line, it can be detected as an error for a predetermined time, which is not suitable for the purpose of the redundant operation.
따라사 고속으로 동작하는 장치의 경우, 상기의 두 가지 방법은 모두 장치의 안정성을 보장하지 못하는 결과를 초래할 수 있다.Therefore, in the case of a device operating at high speed, both of the above methods may result in failing to guarantee the stability of the device.
즉, 이와 같은 종래의 기술에 있어서는 상태가 불안할 경우, 마스터/슬레이브 천이가 짧은 시간동안에 대량으로 발생하거나 신호선에 노이즈로 인한 작은 신호가 유기되어도 일정 시간동안 에러로 검출될 수 있으므로 이중화 운영의 목적에 적합하지 않게 되는 결점이 있다.That is, in this conventional technique, when the state is unstable, even if a large amount of master / slave transition occurs in a short time or a small signal due to noise is induced in the signal line, it may be detected as an error for a certain time. There is a flaw that makes it unsuitable for.
본 발명은 이와 같은 종래 기술의 결점을 해결하기 위하여 안출한 것으로서, 상대 회로의 에러 상태와 자체의 에러 상태를 비교하여 비교 결과가 변경된 후 이를 회로에 적용시켰을 때, 회로의 이상으로 인해 불안정한 상태가 유지됨으로써 발생되는 마스터/슬레이브의 연속적인 변화를 방지하기 위해 일정 기간동안 회로의 안정상태가 유지될 때 적용하도록 할 수 있는 디지탈 회로에서 하드웨어를 이중화하는 장치를 제공하는 데 그 목적이 있다.The present invention has been made to solve the above-mentioned drawbacks of the prior art. When the comparison result is changed after comparing the error state of the counterpart circuit with its own error state, and applying it to the circuit, an unstable state due to a circuit abnormality occurs. It is an object of the present invention to provide a device for redundancy of hardware in a digital circuit that can be applied when the circuit is kept stable for a period of time to prevent the continuous change of the master / slave caused by the maintenance.
이하에서 이와 같은 목적을 달성하기 위한 본 발명의 실시예를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.Hereinafter, an embodiment of the present invention for achieving such an object will be described in detail with reference to the accompanying drawings.
첨부된 도면을 참조하면, 첨부된 도면은 본 발명에 따른 디지탈 회로에서 하드웨어를 이중화하는 장치의 일 실시예를 나타낸 블록도로서, 두 단자(A, B)로 각각 인가되는 에러표시신호를 비교해서, 비교결과에 따라 두 출력단자(GT, LT)로 하이 레벨(High Level)의 신호 또는 로우 레벨(Low Level)의 신호를 각각 선택적으로 출력하는 비교기(101)와, 자신의 출력단자(Q)의 신호를 반전시켜서 자신의 입력단자(D)에 인가하는 인버터(Inverter)(109)가 접속되어, 프레임클럭(Frame Clock)을 이분주하여 출력하는 제2 D 플립플롭(Delay Flip-Flop)(110)과, 비교기(101)의 출력(GT, LT)을 인가받아 입력된 두 신호(J, K)의 상태를 인버터(104)를 통해 인가받는 제2 D 플립플롭(110)의 출력에 따라 출력하는 재1 JK 플립플롭(102)과, 비교기(101)의 출력(GT, LT)을 인가받아 입력된 두 신호(J, K)의 상태를 제2 D 플립플롭(110)의 출력에 따라 출력하는 제2 JK 플립플롭(103)과, 제1, 제2 JK 플립플롭(102, 103)의 출력을 인가받아 배타적 논리합 연산해서 바로 전의 프레임클럭동안 천이가 있는 경우를 구별해 내기 위한 신호를 출력하는 배타적 논리합 회로(105)와, 로드단자(LD)로 인가되는 배타적 논리합 회로(105)의 출력에 의해 입력(D)이 출력으로 평행하게 이동되면서 제2 D 플립플롭(110)의 출력(Q)에 의해 로드신호(LD)가 로우 레벨이 되는 시점에서 카운트를 개시하며, 카운트 도중에 비교기(101)의 입력(A, B)에 우열변화가 생기면 카운터(106)의 로드신호(LD)가 다시 변화하여 카운트를 중단하는 카운터(106)와, 카운트(106)의 신호(TC)와 제1 JK 플립플롭(102)의 출력을 인가받아 카운터(106)의 카운터가 증가하여 오버플로우(Overfolw)가 발생함에 따라 카운터(106)의 출력(TC)이 변화하여 일정 기간동안 유지되면 그때의 비교결과를 출력시킴으로써 마스터/슬레이브 동작이 이루어지도록 하는 제1 D 플립플롭(108)과, 카운터(106)의 로드신호(LD)가 하이레벨과 로우 레벨로 천이되면서 카운터(106)가 동작을 개시함에 의해 신호(TC)가 로우 레벨이 되고, 오버플로우가 발생할 때 그 신호(TC)를 하이 레벨로 반전시켜서 카운터(106)의 칩인에이블(/CE)에 인가하여 카운터(106)의 동작이 멈추게 하는 제2 인버터(107)를 포함하여 이루어진다.Referring to the accompanying drawings, the accompanying drawings are block diagrams showing an embodiment of an apparatus for duplexing hardware in a digital circuit according to the present invention, by comparing error display signals applied to two terminals A and B, respectively. And a comparator 101 for selectively outputting a high level signal or a low level signal to the two output terminals GT and LT according to the comparison result, and its output terminal Q. Inverter 109 for inverting the signal of the signal and applying it to its input terminal D is connected, and the second D flip-flop for dividing and outputting the frame clock is divided into two. 110 and the second D flip-flop 110 receiving the outputs GT and LT of the comparator 101 and the input state of the two signals J and K through the inverter 104. The first JK flip-flop 102 to output and the outputs GT and LT of the comparator 101 are applied to cancel the state of the two input signals J and K. The second JK flip-flop 103 to be output according to the output of the 2D flip-flop 110 and the output of the first and second JK flip-flops 102 and 103 are applied to the exclusive OR to perform the previous logical clock operation. The input D is moved in parallel to the output by the output of the exclusive OR circuit 105 that outputs a signal for distinguishing a case where there is a transition, and the exclusive OR circuit 105 applied to the load terminal LD. When the load signal LD becomes low level by the output Q of the second D flip-flop 110, the count starts. When the right-side change occurs in the inputs A and B of the comparator 101 during the counting, The load signal LD of the counter 106 changes again to stop the counting, and the counter 106 receives the signal TC of the count 106 and the output of the first JK flip-flop 102. ), The counter TC increases and the output TC of the counter 106 changes as an overflow occurs. The first D flip-flop 108 and the load signal LD of the counter 106 are transitioned to the high level and the low level by outputting a comparison result at that time. When the counter 106 starts operation, the signal TC becomes low level, and when an overflow occurs, the signal TC is inverted to a high level and applied to the chip enable / CE of the counter 106. And a second inverter 107 to stop the operation of the counter 106.
이와 같이 이루어지는 본 발명을 상세히 설명하면 다음과 같다.The present invention thus made will be described in detail as follows.
먼저, 비교기(101)의 각 A단자 및 B단자로 입력되는 각 해당 에러를 알리기 위한 각 에러표시신호가 인가되는 각 신호선은 같은 개수로 이루어지며, 그 각 에러표시신호의 수준은 서로 동등하다.First, each signal line to which each error display signal for informing each corresponding error input to each of the A terminal and the B terminal of the comparator 101 is applied has the same number, and the level of each error display signal is equal to each other.
이에, 비교기(101)는 두 단자(A, B)로 각각 인가되는 에러표시신호를 비교해서, A단자로 인가되는 에러표시신호가 B단자로 인가되는 에러표시신호보다 크면 GT단자로 하이 레벨의 신호를 출력하고 LT 로드단자로는 로우 레벨의 신호를 출력하며, B단자로 인가되는 에러표시신호가 A단자로 인가되는 에러표시신호보다 크면 GT단자로 로우 레벨의 신호를 출력하고 LT 로드단자로는 하이 레벨의 신호를 출력한다.Accordingly, the comparator 101 compares the error display signals applied to the two terminals A and B, respectively, and if the error display signal applied to the A terminal is larger than the error display signal applied to the B terminal, the comparator 101 has a high level. Outputs the signal and outputs the low level signal to the LT load terminal.If the error display signal applied to the B terminal is greater than the error display signal applied to the A terminal, outputs the low level signal to the GT terminal and outputs the LT load terminal. Outputs a high level signal.
만일, A단자 및 B단자로 인가되는 에러표시신호가 서로 같으면 두 단자(GT, LT)로 로우 레벨의 신호를 출력한다.If the error display signals applied to the A terminal and the B terminal are the same, a low level signal is output to the two terminals GT and LT.
이와 같이 비교되어 출력되는 출력 데이터는 제1, 제2 JK 플립플롭(102, 103)에 각각 인가됨으로써 제1, 제2 JK 플립플롭(102, 103)은 각각 입력된 두 신호(J, K)의 상태를 인버터(104)에 의해 프레임클럭에 따라 번갈아가면서 출력하게 된다.The output data compared and output as described above is applied to the first and second JK flip-flops 102 and 103, respectively, so that the first and second JK flip-flops 102 and 103 are respectively input two signals J and K. The inverter 104 alternately outputs the state according to the frame clock.
즉, 프레임클럭은 장치의 기준이 될 수 있는 클럭으로서, 프레임클럭은 출력단자(Q)에서 입력단자(D)로 향하도록 인버터(109)가 접속된 제2 D 플립플롭(110)에 의해 이분주되어 제1, 제2 JK 플립플롭(102, 103)를 구동하는 소스가 되는 것이다.In other words, the frame clock is a clock that can be used as a reference for the device, and the frame clock is driven by the second D flip-flop 110 connected to the inverter 109 so that the output clock is directed from the output terminal Q to the input terminal D. It is divided into a source for driving the first and second JK flip-flops (102, 103).
만일, 비교기(101)의 출력(GT, LT)이 모두 로우 레벨의 신호이면, 즉, 비교기(101)의 입력(A, B)이 같으면, 제1, 제2 JK 플립플롭(102, 103)의 출력은 이전상태를 그대로 유지하는데, 이는, 비교기(101)의 입력(A, B)의 우열전환에 의해서만 출력이 보장되는 기본 개념에 부합하는 것이다.If the outputs GT and LT of the comparator 101 are all low-level signals, that is, if the inputs A and B of the comparator 101 are the same, the first and second JK flip-flops 102 and 103 are used. The output of is maintained in the previous state, which is in accordance with the basic concept that the output is guaranteed only by the right and right switching of the inputs (A, B) of the comparator 101.
그리고 배타적 논리합 회로(105)는 제1, 제2 JK 플립플롭(102, 103)의 출력은 인가받아 배타적 논리합 연산해서 바로 전의 시스템 프레임클럭동안 천이가 있는 경우를 구별해 내어, 천이가 있으면, 카운터(106)를 구동시킨다.The exclusive OR circuit 105 receives the outputs of the first and second JK flip-flops 102 and 103 and performs an exclusive OR operation to discriminate the case where there is a transition during the previous system frame clock. (106) is driven.
즉, 카운터(106)는 로드단자(LD)로 인가되는 배타적 논리합회로(105)의 출력에 의해 입력(D)이 출력으로 평행하게 이동되면서 제2 D 플립플롭(110)의 출력(Q)에 의해 신호(LD)가 로우 레벨이 되는 시점에서 카운트를 개시한다.That is, the counter 106 is connected to the output Q of the second D flip-flop 110 while the input D is moved in parallel to the output by the output of the exclusive logical sum circuit 105 applied to the load terminal LD. The count is started when the signal LD becomes low level.
그리고 카운터(106)의 카운트가 증가하여 오버플로우가 발생하게 되면 신호(TC)가 하이 레벨로되며, 제1 D 플립플롭(108)을 구동시킨다.When the count of the counter 106 increases and an overflow occurs, the signal TC becomes a high level and drives the first D flip-flop 108.
만일, 로드신호(LD)가 하이 레벨과 로우 레벨로 천이되면서 카운터(106)가 동작을 개시하면 신호(TC)는 로우 레벨이 되고, 오버플로우가 발생할 때 그 신호(TC)는 제2 인버터(107)에 의해 레벨이 되면서 칩인에이블(/CE)에 하이 레벨로 인가되므로 카운터(106)의 동작이 멈추게 된다.If the load signal LD transitions to the high level and the low level and the counter 106 starts to operate, the signal TC becomes the low level, and when the overflow occurs, the signal TC becomes the second inverter ( The level of the counter 106 is stopped by being applied at a high level to the chip enable (/ CE).
또한, 카운트 도중에 비교기(101)의 입력(A, B)에 우열변화가 생기면 카운터(106)의 신호(LD)가 다시 변화하여 카운트는 중단된다.In addition, if the right and left change occurs in the inputs A and B of the comparator 101 during the counting, the signal LD of the counter 106 changes again and the counting is stopped.
그리고 제1 D 플립플롭(108)은 카운터(106)의 출력(TC)이 변화할 경우, 즉 비교기(101)의 입력 A와 B의 천이가 발생한 이후, 일정 기간동안 유지되면 그때의 비교결과를 출력시킴으로써 목적하는 기능을 수행한다.When the output TC of the counter 106 changes, that is, after the transition of the inputs A and B of the comparator 101 occurs, the first D flip-flop 108 maintains the comparison result at that time. Output the desired function.
이때, 천이가 발생한 후, 상태가 유지되는 기간은 카운터(106)의 입력(D)에 의해서 가변될 수 있으며, 로드 LD 기능이 동작되면 입력 D를 초기값으로 해서 카운트를 하게 된다.At this time, after the transition occurs, the period in which the state is maintained may be varied by the input D of the counter 106. When the load LD function is operated, the input D is counted as an initial value.
즉, 하드웨어적으로 이중화를 구현하기 위해 상태를 모니터하는 방법 중, 에러상태가 천이된 후, 일정기간(가변가능)동안 유지되면, 이를 마스터/슬레이브 동작에 적용시키는 것이다.That is, among the methods for monitoring the state in order to implement redundancy in hardware, if the error state is transitioned and maintained for a predetermined period (variable), it is applied to the master / slave operation.
이상에서 설명한 바와 같이 본 발명은 상대 회로의 에러 상태와 자체의 에러 상태를 비교하여 비교 결과가 변경된 후 이를 회로에 적용시켰을 때, 회로의 이상으로 인해 불안정한 상태가 유지됨으로써 발생되는 마스터/슬레이브의 연속적인 변화를 방지하기 위해 일정 기간동안 회로의 안정상태가 유지될 때 적용하도록 하므로써 이중화 운영이 더욱 적절하게 이루어지는 효과가 있다.As described above, the present invention compares the error state of the counterpart circuit with its own error state, and when the comparison result is changed and then applied to the circuit, the master / slave is generated by maintaining an unstable state due to an abnormal circuit. The redundancy operation is more appropriate by applying when the circuit is stable for a certain period of time to prevent the change.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950026820A KR0145937B1 (en) | 1995-08-28 | 1995-08-28 | Apparatus for doubling hardware in digital circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950026820A KR0145937B1 (en) | 1995-08-28 | 1995-08-28 | Apparatus for doubling hardware in digital circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970013703A KR970013703A (en) | 1997-03-29 |
| KR0145937B1 true KR0145937B1 (en) | 1998-12-01 |
Family
ID=19424650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950026820A KR0145937B1 (en) | 1995-08-28 | 1995-08-28 | Apparatus for doubling hardware in digital circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0145937B1 (en) |
-
1995
- 1995-08-28 KR KR1019950026820A patent/KR0145937B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970013703A (en) | 1997-03-29 |
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