KR0145769B1 - Semiconductor package and the manufacture method thereof - Google Patents

Semiconductor package and the manufacture method thereof

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KR0145769B1 KR1019940012950A KR19940012950A KR0145769B1 KR 0145769 B1 KR0145769 B1 KR 0145769B1 KR 1019940012950 A KR1019940012950 A KR 1019940012950A KR 19940012950 A KR19940012950 A KR 19940012950A KR 0145769 B1 KR0145769 B1 KR 0145769B1
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Abstract

본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는 반도체 패키지의 리드를 폴리이미드계의 수지에 의해 분리하여 적충하여 패키지 몸체 하면 및 측면을 통해 실장되도록 함으로써 고밀도 실장이 가능한 반도체 패키지 및 그 제조방법에 관한 것이다. 본 발명은 수지를 각각 개재하여 적어도 2층 이상의 리드를 적충하고 패키지 몸체 측면과 하면을 통해 실장되도록 함으로써, 종래의 리드 피치의 고밀도화에 따른 와이어의 휨, 처짐, 와이어의 단락 및 기타 와이어의 길이문제로 야기될 수 있는 불량을 근본적으로 배제하여 반도체 패키지의 실장효율을 향상시키고, 집적회로 칩 패드 위치 설계 및 리드 프레임의 위치 설계시 본딩되는 와이어의 간섭에 의한 설계제한을 크게 완화시킬 수 있느 고밀도의 반도체 패키지를 제조할 수 있으며,BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, and more particularly, to a semiconductor package capable of high-density mounting by separating leads from a semiconductor package by polyimide-based resins and mounting them through the lower and side surfaces of the package body. It is about. According to the present invention, at least two or more layers of leads are interposed between resins and mounted through side and bottom surfaces of the package body, thereby causing warpage, sagging, short circuits, and other lengths of wires due to the higher density of conventional lead pitches. It is possible to improve the mounting efficiency of the semiconductor package by fundamentally eliminating the defects that may be caused by the high density, and to greatly reduce the design limitation due to the interference of the bonded wires in the integrated circuit chip pad position design and the lead frame position design. Can manufacture semiconductor packages,

또한 기존의 반도체 패키지의 구조를 크게 변형시키지 않음에도 리드 피치의 고밀도화에 대응할 수 있어 작업성이 우수하다는 이점이 있다.In addition, even if the structure of the conventional semiconductor package is not greatly modified, it is possible to cope with the higher density of the lead pitch, which is advantageous in that workability is excellent.

Description

반도체 패키지 및 그 제조방법Semiconductor package and manufacturing method

제 1도는 종래의 반도체 패키지의 일 실시예를 나타내는 단면도,1 is a cross-sectional view showing an embodiment of a conventional semiconductor package,

제 2도는 본 발명의 일 실시예에 따른 반도체 패키지의봉지 전의 상태를 나타내는 평면도,2 is a plan view showing a state before sealing of a semiconductor package according to an embodiment of the present invention;

제 3도는 본 발명의 일 실시예에 따른 반도체 패키지의 봉지 전의 상태를 나타내는 단면도,3 is a cross-sectional view showing a state before sealing of a semiconductor package according to an embodiment of the present invention;

제 4도는 제 3도의 봉지 후의 반도체 패키지의 단면도,4 is a cross-sectional view of the semiconductor package after sealing in FIG.

제 5도는 본 발명의 다른 실시예에 따른 반도체 패키지의 봉지 전의 상태를 나타내는 단면도,5 is a cross-sectional view showing a state before sealing of a semiconductor package according to another embodiment of the present invention;

제 6도는 제 5도의 봉지 후의 반도체 패키지의 단면도이다.6 is a cross-sectional view of the semiconductor package after sealing in FIG.

본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는 반도체 패키지의 리드를 폴리이미드계의 수지에 의해 분리하여 적충하여 패키지 몸체 하면 및 측면을 통해 실장되도록 함으로써 고밀도 실장이 가능한 반도체 패키지 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, and more particularly, to a semiconductor package capable of high-density mounting by separating leads from a semiconductor package by polyimide-based resins and mounting them through the lower and side surfaces of the package body. It is about.

최근 들어 전자기기는 소형화 및 슬림화에 따라 고성능 또는 다기능화가 요구되고 있으며, 제한된 내부 공간에 고용량의 패키지를 효율적으로 실장할 수 있는 다양한 반도체 패키지 실장방법이 요구되는 추세에 있다. 반도체 칩의 고집적화에 따라 입출력 단자가 증가되면 이 입출력단자와 상응하여 전기적으로 접속되는 반도체 패키지의 리드 수도 증가하게 된다.Recently, electronic devices are required to have high performance or multifunction according to miniaturization and slimness, and various semiconductor package mounting methods capable of efficiently mounting high-capacity packages in limited internal spaces are required. As the I / O terminal increases due to the higher integration of the semiconductor chip, the number of leads of the semiconductor package electrically connected to the I / O terminal increases.

상기와 같은 반도체 칩의 기능을 최적으로 만족시킬 수 있는 패키지는 네방향에 외부리드를 갖는 대표적인 표면실장용 패키지로서, QFP(quad flat package) 및 PLCC(plastic leadead chip carrier)를 들 수 있다.A package that can optimally satisfy the functions of the semiconductor chip as described above is a representative surface mount package having external leads in four directions, and includes a quad flat package (QFP) and a plastic leadead chip carrier (PLCC).

상기와 같은 네방향의 외부 리드를 갖는 패키지의 제조공정에서 와이어 본딩(wire bonding)방법으로 미국 특허공보 제 4,875,618호에 개시되어 있는 와이어 본딩방법을 그 예로 들 수 있다.For example, the wire bonding method disclosed in US Patent No. 4,875,618 may be mentioned as a wire bonding method in the manufacturing process of a package having four external leads as described above.

제 1 도를 종래의 반도체 패키지의 일 실시예를 나타내는 단면도이다.1 is a cross-sectional view showing an embodiment of a conventional semiconductor package.

제 1 도를 참조하면, 상기한 반도체 패키지(10)는 통상의 반도체 패키지에 사용되는 리드 프레임의 다이패드(11)와, 상기 리드 프레임 다이패드(11)위에 은-에폭시등으로 접착된 반도체 칩(12)과, 상기 반도체 칩(12)을 외부 회로에 전기적으로 연결하기 위한 내부 리드(13) 및 외부 리드(14)와, 상기 반도체 칩(12)상에 형성된 본딩패드(도시되지 않음)와 상기 다이패드(11)의 일부인 내부 리드(13)의 끝부분을 전기적으로 접속시키는 본딩 와이어(15)와, 상기 반도체 칩(12)이 장착된 상기 다이패드(11)를 외부 환경으로부터 보호하기 위한 에폭시 몰딩 컴파운드(16)로 구성되어 있다.Referring to FIG. 1, the semiconductor package 10 may include a die pad 11 of a lead frame used in a conventional semiconductor package, and a semiconductor chip bonded to the lead frame die pad 11 by silver-epoxy light. 12, an inner lead 13 and an outer lead 14 for electrically connecting the semiconductor chip 12 to an external circuit, a bonding pad (not shown) formed on the semiconductor chip 12, and Bonding wire 15 for electrically connecting the end of the inner lead 13, which is part of the die pad 11, and for protecting the die pad 11 on which the semiconductor chip 12 is mounted from an external environment. It consists of an epoxy molding compound 16.

이러한 종래의 반도체 패키지는 에폭시 몰딩 컴파운드(EMC; epoxy molding compound)에 의해 봉지된 상태로서 패키지 두께 및 실장밀도에 그 한계가 있다. 또한 상기와 같은 반도체 패키지의 제조공정에서 와이어 본딩(wire bonding)공정의 경우, 본딩된 와이어(15)는 그 직선거리가 매우 길기 때문에 와이어 스위핑(wire-sweeping), 와이어간의 단락, 와이어의 처짐 현상 등의 와이어 형상불량이 일반적으로 발생하고 있다. 이와 같은 와이어 루프형상의 불량은 와이어 본딩 패키지의 기능, 와이어의 물성 및 지름, 캐필러리(capillary) 상태, 작업조건 및 기타 환경이 요인이 되어 발생하지만, 제어가 가능하다.Such a conventional semiconductor package is sealed by an epoxy molding compound (EMC), which has limitations on package thickness and package density. In the case of the wire bonding process in the manufacturing process of the semiconductor package as described above, since the bonded wire 15 has a very long straight line, wire sweeping, short circuit between wires, and sag of wires may occur. Wire defects such as these generally occur. Such defects in the shape of the wire loop are caused by the function of the wire bonding package, the properties and diameter of the wire, the capillary state, the working conditions, and other environments, but can be controlled.

그러나, 상기 본딩된 와이어의 길이가 4.06mm(0.160mil)를 넘으면 안정된 형상의 와이어 루프를 만들기 어렵다. 특히 본딩되는 리드 수가 많고, 와이어와 인접 와이어간의 간격을 조밀하게 해야 하는 경우에는 더욱 어려워져 약간의 와이어 스위핑 현상이 발생해도 와이어간의 단락이 되므로 치명적인 불량이 발생된다.However, when the length of the bonded wire exceeds 4.06mm (0.160mil), it is difficult to make a stable loop of wire. In particular, when the number of leads to be bonded is large and the spacing between the wires and the adjacent wires is to be made tight, it becomes more difficult, and even a slight wire sweeping phenomenon causes a short circuit between the wires.

또한 패키지 몸체 하면을 통해 반도체 칩을 전기적으로 연결하는 PGA(pingrid array), BGA(ball grid array)등의 방식도 리드의 고밀도화에 대처할 수 있는 방식이기는 하나 기술적 어려움과 한계를 가지고 있다.In addition, methods such as a pingrid array (PGA) and a ball grid array (BGA), which electrically connect the semiconductor chips through the lower surface of the package body, also have technical difficulties and limitations.

따라서 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 종래의 패키지 구조를 크게 변경하지 않고 적어도 2층 이상의 리드 사이를 폴리이미드계의 수지를 개재하여 리드를 적충하고 패키지 몸체 측면과 하면을 통해 실장되도록 함으로써 종래의 와이어의 불량을 근본적으로 배제하며, 반도체 패키지의 실장 효율을 향상시키고, 집적회로 칩 패드 위치 설계 및 리드 프레임의 위치 설계시 본딩되는 와이어의 간섭에 의한 설계제한을 크게 완화시킬 수 있는 반도체 패키지 및 그 제조방법을 제공함에 있다.Accordingly, the present invention is to solve the above-mentioned conventional problems, an object of the present invention is to fill the lead and the package body between the leads of at least two or more layers through a polyimide-based resin without significantly changing the conventional package structure. By mounting through the side and the bottom, it basically eliminates the defects of the conventional wire, improves the mounting efficiency of the semiconductor package, and design limitations due to the interference of the bonded wires during the integrated circuit chip pad position design and the lead frame position design To provide a semiconductor package and a method of manufacturing the same that can greatly alleviate.

상기한 목적을 달성하기 위한 본 발명에 따른 반도체 패키지의 특징은, 반도체 패키지에 있어서, 통상의 반도체 패키지에 사용되는 리드 프레임 다이패드 위에 장착된 집적회로 칩과; 상기 리드 프레임의 절곡된 외부 리드를 갖는 제1리드와 외부 선단에 형성된 표면실장용 하부 리드를 갖는 제2리드 사이에 폴리이미드 계의 수지를 개재하여 제1리드/수지/제2리드의 3층 구조로 된 리드부와; 상기 집적회로 칩의 본딩패드와 상기 제1리드 및 제2리드를 전기적으로 접속하는 본딩 와이어와; 상기 집적회로 칩과 상기 적기적 연결 부분을 봉지하여 외부 환경으로부터 보호하기 위한 패키지 몸체를 형성하는 에폭시 몰딩 컴파운드를 구비하며, 상기 표면실장용 하부 리드는 상기 패키지 몸체 하면을 통해 실장되고, 상기 절곡된 외부리드는 상기 패키지 몸체 측면을 통해 실장되는 반도체 패키지를 제공함에 있다.A semiconductor package according to the present invention for achieving the above object is a semiconductor package comprising: an integrated circuit chip mounted on a lead frame die pad used in a conventional semiconductor package; Three layers of the first lead / resin / second lead via a polyimide-based resin between the first lead having the bent outer lead of the lead frame and the second lead having the lower lead for surface mounting formed at the outer end. A lead portion having a structure; Bonding wires electrically connecting the bonding pads of the integrated circuit chip to the first and second leads; Epoxy molding compound for encapsulating the integrated circuit chip and the timely connecting portion to form a package body for protecting from the external environment, the lower surface mounting lead is mounted through the lower surface of the package body, the bent The outer lead is to provide a semiconductor package mounted through the package body side.

상기한 목적을 달성하기 위한 본 발명에 따른 반도체 패키지의 제조방법의 특징은, (a) 반도체 패키지에 사용되는 리드 프레임 위에 집적회로 칩을 접착시키는 공정과; (b) 상기 리드 프레임의 제 1 리드 사이에 폴리이미드 계의 수지를 개재하여 상기 수지에 제 2 리드를 접착시키는 공정과; (c) 상기 제 2 리드에 표면실장용 하부 리드를 접착시키는 공정과; (d) 상기 집적회로가 내장된 칩의 본딩패드에 제 1 리드를 전기적으로 연결하는 제 1 단계 와이어 본딩 공정과; (e) 상기 칩의 본딩패드에 제 2 리드를 전기적으로 연결하는 제 2 단계 와이어 본딩 공정과; (f) 상기 집적회로 칩과 상기 전기적 연결 부분을 수지로 봉지하여 외부 환경으로부터 보호하기 위한 패키지 몸체를 형성하는 공정과; (g) 상기 제 1 리드의 외부 리드를 절곡하는 것을 공정을 포함하는 반도체 패키지 제조방법을 제공함에 있다.Features of the method for manufacturing a semiconductor package according to the present invention for achieving the above object, (a) bonding the integrated circuit chip on the lead frame used for the semiconductor package; (b) adhering a second lead to said resin via a polyimide resin between said first leads of said lead frame; (c) adhering a lower surface mount lower lead to the second lead; (d) a first step of wire bonding to electrically connect the first lead to a bonding pad of the chip in which the integrated circuit is embedded; (e) a second step of wire bonding to electrically connect a second lead to a bonding pad of the chip; (f) encapsulating the integrated circuit chip and the electrical connection portion with a resin to form a package body for protecting from an external environment; (g) bending the external lead of the first lead to provide a method of manufacturing a semiconductor package comprising a step.

이하, 본 발명에 따른 반도체 및 그 제조방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of a semiconductor and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.

제 2 도는 본 발명의 일 실시예에 따른 반도체 패키지의 봉지 전의 상태를 나타내는 평면도이다.2 is a plan view illustrating a state before encapsulation of a semiconductor package according to an example embodiment.

제 2 도를 참조하면, 본 발명에 따른 봉지 전의 반도체 패키지(20)는 통상의 리드 프레임다이패드(21) 위에 집적회로 칩(22)이 장착되어 있고, 상기 리드 프레임에는 패키지의 실장밀도를 높이기 위해 제 1 리드(23) 및 제 2 리드 사이에 2열의 폴리이미드계의 수지(25)를 개재하여 제 1 리드(23)/수지(25)/제 2 리드(26)의 3층 구조로 된 리드부가 형성되어 있다. 상기 리드 프레임의 제 1 리드(23)는 내부 리드(24a) 및 외부 리드(24b)로 구성되며 패키지 몸체 측면을 통해 실장되고, 제 2 리드(26)는 외부 선단에 형성된 표면실장용 하부 리드(27)를 갖추고 있으며 패키지 몸체 하면을 통해 실장된다. 상기 집적회로 칩(22)의 본딩패드(28a)와 상기 제 1 리드(23) 및 제 2 리드(26)는 금 또는 구리등의 본딩 와이어(28a)와 상기 제 1 리드(23) 및 제 2 리드(26)는 금 또는 구리등의 본딩 와이어(28)에 의해 전기적으로 연결되어 있다. 제 2 도에서 점선은 제 1 리드의 봉지선이다.2, in the semiconductor package 20 before encapsulation according to the present invention, an integrated circuit chip 22 is mounted on a conventional lead frame die pad 21, and the mounting density of the package is increased in the lead frame. To form a three-layer structure of the first lead 23 / resin 25 / the second lead 26 via two rows of polyimide resin 25 between the first lead 23 and the second lead. The lead portion is formed. The first lead 23 of the lead frame includes an inner lead 24a and an outer lead 24b and is mounted through a package body side, and the second lead 26 is a surface mount lower lead formed at an outer end thereof. 27) and is mounted through the bottom of the package body. The bonding pads 28a of the integrated circuit chip 22, the first leads 23, and the second leads 26 are bonded wires 28a made of gold or copper, and the first leads 23 and the second leads. The lead 26 is electrically connected by bonding wires 28, such as gold or copper. In FIG. 2, the dotted line is the encapsulation line of the first lead.

제 3 도는 본 발명의 일 실시예에 따른 반도체 패키지의 봉지 전의 상태를 나타내는 평명도이다.3 is a plan view showing a state before encapsulation of a semiconductor package according to an exemplary embodiment of the present disclosure.

제 3 도를 참조하면, 리드 프레임 다이패드(21)위에 집적회로 칩(22)이 장착되어 있고, 상기 리드 프레임에는 패키지의 실장밀도를 높이기 위해 제 1 리드(23) 및 제 2 리드(26) 사이에 2열의 폴리이미드계의 수지(25)를 개재하여 제 1 리드(23)/수지(25) 제 2 리드(26)의 3층 구조로 된 리드부가 형성되어 있고, 상기 리드 프레임의 제 1 리드(23)는 내부 리드(24a) 및 외부 리드(24b)로 구성되고, 제 2 리드(26)는 선단에 형성되며 핀 그리드 어레이(pin grid array; PGA)방식의 실장에 적합한 표면 실장용 하부 리드(27)를 갖추고 있으며, 상기 집적회로 칩(22)의 본딩패드(도시되지 않음)와 상기 제 1 리드(23) 및 제 2 리드(26)는 각각 금 또는 구리등의 본딩 와이어(28)에 의해 전기적으로 연결되어 있다.Referring to FIG. 3, an integrated circuit chip 22 is mounted on a lead frame die pad 21, and the first lead 23 and the second lead 26 are mounted on the lead frame to increase the package density of the package. A lead portion having a three-layer structure of the first lead 23 / resin 25 and the second lead 26 is formed between two rows of polyimide-based resins 25, and the first lead of the lead frame is formed. The lead 23 is composed of an inner lead 24a and an outer lead 24b, and the second lead 26 is formed at the front end and is suitable for mounting a surface of a pin grid array (PGA) method. The lead 27 is provided, and the bonding pads (not shown) of the integrated circuit chip 22 and the first lead 23 and the second lead 26 are bonded wires 28 made of gold or copper, respectively. Is electrically connected by

제 4 도는 제 3 도를 거꾸로 뒤집어서 봉지한 후의 반도체 패키지의 단면도이다.4 is a cross-sectional view of the semiconductor package after the third package is turned upside down and sealed.

제 4 도를 참조하면, 본 발명에 따른 반도체 패키지(40)는 리드 프레임 다이패드(21) 위에 집적회로 칩(22)이 장착되어 있고, 상기 리드 프레임에는 패키지의 실장밀도를 높이기 위해 제 1 리드(23) 및 제 2 리드(26) 사이에 2열의 폴리이미드계의 수지(25)를 개재하여 제 1 리드(23)/수지(25)/제 2 리드(26)의 3층 구조로 된 리드부가 형성되어 있고, 상기 리드 프레임의 제 1 리드(23)는 내부 리드(24a) 및 외부 리드(24b)로 구성되고, 상기 제 1 리드(23)의 외부 리드(24b)는 표면실장에 적합하도록 절곡되어 패키지 몸체 측면을 통해 실장되며, 제 2 리드(26)는 선단에 형성되며 핀 그리드 어레이(pin grid array;PGA)방식의 실장에 적합한 표면실장용 하부 리드(27)를 갖추고 있으며 패키지 몸체 하면을 통해 실장된다. 상기 집적회로 칩(22)의 본딩패드(도시되지 않음)와 상기 제 1 리드(23) 및 제 2 리드(26)는 각각 금 또는 구리 등의 본딩 와이어(28)에 의해 전기적으로 연결되어 있다. 상기 집적회로 칩(22)과 전기적 연결부분은 에폭시 몰딩 컴파운드(29)로 봉지되어 수분이나 열등의 외부환경으로부터 보호하기 위한 패키지 몸체를 형성한다.Referring to FIG. 4, in the semiconductor package 40 according to the present invention, an integrated circuit chip 22 is mounted on a lead frame die pad 21, and the lead frame has a first lead in order to increase a package density. A lead having a three-layer structure of the first lead 23 / resin 25 / second lead 26 via a two-row polyimide resin 25 between the 23 and the second lead 26. In addition, the first lead 23 of the lead frame is composed of an inner lead 24a and an outer lead 24b, and the outer lead 24b of the first lead 23 is suitable for surface mounting. It is bent and mounted through the side of the package body, and the second lead 26 is formed at the front end and has a lower surface lead 27 for surface mounting suitable for mounting in a pin grid array (PGA) method. It is mounted via Bonding pads (not shown) of the integrated circuit chip 22 and the first lead 23 and the second lead 26 are electrically connected by bonding wires 28 such as gold or copper, respectively. The integrated circuit chip 22 and the electrical connection portion are encapsulated with an epoxy molding compound 29 to form a package body to protect from external environment such as moisture or heat.

제 5 도는 본 발명의 다른 실시예에 따른 반도체 패키지의 봉지 전의 상태를 나타내는 평면도이다.5 is a plan view illustrating a state before sealing of a semiconductor package according to another exemplary embodiment of the present disclosure.

제 5 도를 참조하면, 본 발명에 다른 실시예에 따른 봉지 전의 반도체 패키지(50)는 통상의 리드 프레임 다이패드(41)위에 집적회로 칩(42)이 장착되어 있고, 상기 리드 프레임에는 패키지의 실장밀도를 더욱 높이기 위해 제 1 리드(43)와 제 2 리드(46a) 및 제 3 리드(46b) 사이에 2열의 폴리이미드계의 수지(45a, 45b)를 개재하여 제 1 리드(43)수지(45a)/제 2 리드(46a)/수지(45b)/제 3 리드(46b)의 5층 구조로 된 리드부가 형성되어 있고, 상기 제 1 리드(43)는 내부 리드(44a) 및 외부 리드(44b)로 구성되고, 제 2 리드(46a) 및 제 3 리드(46b)는 각각 선단에 형성된 핀 그리드 어레이(pin grid array;PGA)방식의 실장에 적합한 표면실장용 하부 리드(47a,47b)를 갖추고 있으며, 상기 집적회로 칩(42)이 본딩패드(도시되지 않음)와 상기 제 1 리드(43), 제 2 리드 (46a) 및 제 3 리드(46b)의 선단은 각각 금 또는 구리 등이 본딩 와이어(48)에 의해 전기적으로 연결되어 있다.Referring to FIG. 5, an integrated circuit chip 42 is mounted on a conventional lead frame die pad 41 in a semiconductor package 50 before encapsulation according to another embodiment of the present invention, and the lead frame includes a package of a package. In order to further increase the mounting density, the first lead 43 resin is interposed between the first lead 43, the second lead 46a, and the third lead 46b via two rows of polyimide resins 45a and 45b. A lead portion having a five-layer structure of 45a / second lead 46a / resin 45b / third lead 46b is formed, and the first lead 43 includes an inner lead 44a and an outer lead. A second lead 46a and a third lead 46b, each of which is a surface mount lower lead 47a, 47b suitable for mounting in a pin grid array (PGA) method formed at a front end thereof. The integrated circuit chip 42 has a bonding pad (not shown) and ends of the first lead 43, the second lead 46a, and the third lead 46b, respectively. Or is copper and the like are electrically connected by a bonding wire 48.

본 발명에 따른 반도체 패키지 및 제조방법은 상기 제시된 실시예에 국한되지 않고 반도체 패키지의 실장밀도를 높이기 위해 듀얼 인라인 패키지(dual inline package;DIP) 및 쿼드 플랫 패키지(quad flat package:QFP)등 여러 가지 타입으로 형성된 반도체 패키지를 구현할 수 있다.The semiconductor package and the manufacturing method according to the present invention are not limited to the above-described embodiments, and various methods such as a dual inline package (DIP) and a quad flat package (QFP) may be used to increase the mounting density of the semiconductor package. A semiconductor package formed as a type can be implemented.

제 6도는 제 5도를 거꾸로 뒤집어서 봉지한 후의 반도체 패키지의 단면도이다.FIG. 6 is a cross-sectional view of the semiconductor package after inverting and sealing FIG.

제 6도를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(60)는, 통상의 리드 프레임 다이패드(41)위에 집적회로 칩(42)이 장착되어 있고, 상기 리드 프레임에는 패키지의 실장밀도를 더욱 높이기 위해 제 1 리드(43)와 제 2 리드(46a) 및 제 3 리드(46b) 사이에 2열의 폴리이미드 계의 수지(45a,45b)를 개재하여 제 1 리드(43)/수지(45a)/제 2 리드(46a)/수지(45b)/제 3 리드(46b)의 5층 구조로 된 리드부가 형성되어 있고, 상기 제 1 리드(43)는 내부 리드(44a) 및 외부 리드(44b)로 구성되고, 상기 제 1리드(43)의 외부 리드(44b)는 패키지 몸체 측면을 통해 표면실장되기에 적합하도록 절곡되어 있고, 제 2리드(46a) 및 제 3리드(46b)는 각각 선단에 형성된 패키지 몸체 하면을 통해 실장되는 핀 그리드 어레이(pin grid array;PGA)방식의 실장에 적합한 표면 실장용 하부 리드(47a,47b)를 갖추고 있으며, 상기 집적회로 칩(42)의 본딩패드(도시되지 않음)와 상기 제 1 리드(43), 제 2 리드(46a), 제 3 리드(46b)의 선단은 각각 금 또는 구리 등의 본딩 와이어(48)에 의해 전기적으로 연결되어 있다. 상기 집적회로 칩(42) 및 전기적 연결부분은 에폭시 몰딩 컴파운드(49)로 봉지되어 수분이나 열등의 외부 환경으로부터 보호하기 위한 패키지 몸체를 형성한다.Referring to FIG. 6, in the semiconductor package 60 according to another exemplary embodiment, an integrated circuit chip 42 is mounted on a conventional lead frame die pad 41, and the package is mounted on the lead frame. To further increase the density, the first lead 43 / resin is interposed between the first lead 43, the second lead 46a, and the third lead 46b via two rows of polyimide resins 45a and 45b. A lead portion having a five-layer structure of 45a / second lead 46a / resin 45b / third lead 46b is formed, and the first lead 43 includes an inner lead 44a and an outer lead. 44b, the outer lead 44b of the first lead 43 is bent to be suitable for surface mounting through the package body side, and the second lead 46a and the third lead 46b are Each of the lower leads 47a and 47b for surface mounting suitable for mounting a pin grid array (PGA) method mounted through the bottom surface of the package body formed at the front end thereof, respectively. Bonding pads (not shown) of the integrated circuit chip 42 and the leading ends of the first lead 43, the second lead 46a, and the third lead 46b are respectively bonded with gold or copper. It is electrically connected by the wire 48. The integrated circuit chip 42 and the electrical connection portion are encapsulated with an epoxy molding compound 49 to form a package body to protect from external environment such as moisture or heat.

본 발명에 따른 반도체 패키지 제조방법의 일 실시예에는, 제 4 도에서 통상의 반도체 패키지의 실장에 사용되는 리드 프레임 다이패드(21)위에 집적회로가 내장된 반도체 칩(22)을 비전도성 접착제에 의해 접착하여 장착시키고, 상기 리드 프레임의 듀얼 인라인 패키지 방식으로 형성된 제 1 리드(23)상에 폴리이미드계의 접착성이 있는 2열의 수지(25)를 부착하여 상기 접착성 수지(25)위에 제 2 리드(26)를 접착시키고, 상기 제 2 리드(26)상에 표면실장에 적합한 핀 그리드 어레이 방식으로 형성된 하부 리드(27)를 접착시키고, 상기 집적회로가 내장된 반도체 칩(22)의 본딩패드에 볼을 형성하여 본딩 와이어(28)에 의해 제 1 리드(23)의 내부 리드(24a)의 선단을 스티치 본딩하는 제 1 단계 와이어 본딩에 의해 전기적으로 접합시키고, 상기 집적회로가 내장된 반도체 칩(22)의 본딩 패드에 볼을 형성하여 본딩 와이어(28)에 의해 제 2 리드(26)의 선단을 스티치 본딩하는 제 2 단계 와이어 본딩에 의해 전기적으로 접합시키고, 상기 집적회로가 내장된 반도체 칩(22)과 전기적 연결부분을 에폭시 몰딩 컴파운드(29)로 봉지하여 수분이나 열등의 외부 환경으로부터 보호하기 위한 패키지 몸체를 형성하며, 상기 제 1 리드(23)의 외부 리드(24b)를 표면 실장에 적합하도록 절곡함으로써 완성된다.In one embodiment of the method of manufacturing a semiconductor package according to the present invention, a semiconductor chip 22 having an integrated circuit is mounted on a lead frame die pad 21 used for mounting a conventional semiconductor package in FIG. By attaching and attaching two rows of polyimide resin 25 to the first lead 23 formed in the dual inline package method of the lead frame. Bonding the second lead 26, bonding the lower lead 27 formed in a pin grid array method suitable for surface mounting on the second lead 26, bonding the semiconductor chip 22 with the integrated circuit A semiconductor having the integrated circuit embedded therein by electrically forming a ball in a pad and electrically bonding the first end of the inner lead 24a of the first lead 23 by the bonding wire 28 by stitch bonding. A semiconductor having the integrated circuit embedded therein by forming a ball on the bonding pad of the chip 22 and electrically bonding the second end wire bonding by stitch bonding the tip of the second lead 26 by the bonding wire 28. The chip 22 and the electrical connection are encapsulated with an epoxy molding compound 29 to form a package body to protect from external environment such as moisture or heat, and the surface surface of the first lead 23 is externally mounted 24b. It is completed by bending to suit.

본 발명에 따른 반도체 패키지의 제조방법의 다른 실시예는, 제 6 도에서 통상의 반도체 패키지의 실장에 사용되는 리드프레임 다이패드(41) 위에 집적회로가 내장된 반도체 칩(42)을 비전도성 접착제에 의해 접착하여 장착시키고, 상기 리드 프레임의 듀얼 인라인 패키지 방식으로 형성된 제 1 리드(43)상에 폴리이미드계의 접착성이 있는 2열의 수지(45a)를 부착하여 상기 접착성 수지(45a) 위에 제 2 리드(46b)를 접착시키고, 상기 제 2 리드(46a)상에 폴리이미드계의 접착성이 있는 수지(45b)를 접착시킨다. 상기 제 2 리드(46a) 및 제 3 리드(46b)상에 표면실장에 적합한 핀 그리드 어레이 방식으로 형성된 하부 리드(46b)상에 표면실장에 적합한 핀 그리드 어레이 방식으로 형성된 하부 리드(47a,47b)를 각각 접착시키고, 상기 집적회로가 내장된 반도체 칩(42)의 본딩패드에 볼을 형성하여 본딩 와이어(48)에 의해 제 1 리드(43)의 재부 리드(44a)의 선단을 스티치 본딩하는 제 1 단계 와이어 본딩에 의해 전기적으로 접합시키고, 상기 집적회로가 내장된 반도체 칩(42)의 본딩패드에 볼을 형성하여 본딩 와이어(48)에 의해 제 2 리드(46a) 및 제 3 리드(46b)의 선단을 스티치 본딩하는 제 2 단계 및 제 3 단계 와이어 본딩에 의해 전기적으로 접합시키고, 상기 집적회로가 내장된 반도체 칩(42)과 전기적 연결부분을 에폭시 몰딩 컴파운드(49)로 봉지하여 수분이나 열등의 외부 환경으로부터 보호하기 위한 패키지 몸체를 형성하며, 상기 제 1 리드(43)의 외부 리드(44b)를 표면실장에 적합하도록 절곡함으로써 완성된다.Another embodiment of the method for manufacturing a semiconductor package according to the present invention, the non-conductive adhesive is a semiconductor chip 42, the integrated circuit is embedded on the lead frame die pad 41 used for mounting a conventional semiconductor package in FIG. By attaching and attaching two rows of polyimide resin (45a) on the first lead (43) formed by the dual in-line package method of the lead frame. The second lead 46b is bonded, and the polyimide adhesive resin 45b is bonded to the second lead 46a. Lower leads 47a and 47b formed on the second lead 46a and the third lead 46b in a pin grid array method suitable for surface mounting on the lower lead 46b. Are bonded to each other, and a ball is formed on the bonding pad of the semiconductor chip 42 having the integrated circuit, and the bonding wire 48 is stitch-bonded by the bonding wire 48 to the tip of the reed lead 44a of the first lead 43. The second lead 46a and the third lead 46b are electrically bonded by the first step wire bonding, and balls are formed on the bonding pads of the semiconductor chip 42 having the integrated circuit. The second and third steps of bonding the tip of the wires are electrically bonded, and the semiconductor chip 42 and the electrical connection part of the integrated circuit are encapsulated with an epoxy molding compound 49 to prevent moisture or heat. Outside environment From to form the package body to protect, it is completed by bending to fit the outer lead (44b) of the first lead 43, the surface-mounted.

상기한 바와 같이 본 발명에 따른 반도체 패키지 및 그 제조방법은 실장 밀도를 높이기 위하여 폴리이미드를 절연층으로 하여 리드를 적층하고 패키지 몸체 측면과 하면을 통해 실장되도록 함으로써 종래의 와이어의 휨, 처짐, 와이어의 단락 및 기타 와이어의 길이 문제로 야기될 수 있는 불량을 근본적으로 배제하여 반도체 패키지의 실장효율을 향상시키고, 집적회로 칩 패드 위치 설계 및 리드 프레임의 위치 설계시 본딩되는 와이어의 간섭에 의한 설계제한을 크게 완화시킬 수 있는 고밀도의 반도체 패키지를 제조할 수 있으며, 또한 기존의 반도체 패키지의 구조를 크게 변형시키지 않음에도 리드 피치의 파인화에 대응할 수 있으므로 작업성이 우수하다는 이점이 있다. 이와 같이 본 발명에 따른 반도체 패키지 및 그 제조방법은 복수개의 리드를 적충함으로써 적용되는 집적회로 칩과 패키지의 구조, 용도 및 제반 사양에 따라 바뀔 수 있기 때문에, 본 발명의 기술적 사상이 벗어나지 않는 범위내에서 본 실시예에 국한되지 않고 다양한 변조가 가능함은 자명하다.As described above, the semiconductor package and the method of manufacturing the same according to the present invention are laminated with leads using polyimide as an insulating layer in order to increase the mounting density, and are mounted through the side and the bottom of the package body. Improving the semiconductor package's mounting efficiency by fundamentally eliminating defects that may be caused by short circuits and other wire length problems, and design limitations due to interference of wires bonded during the design of the integrated circuit chip pad position and the lead frame It is possible to manufacture a high-density semiconductor package that can greatly alleviate, and also it is possible to cope with the pinching of the lead pitch without significantly modifying the structure of the existing semiconductor package has the advantage of excellent workability. As described above, since the semiconductor package and the manufacturing method thereof according to the present invention may be changed depending on the structure, the use, and the specifications of the integrated circuit chip and the package to be applied by stacking a plurality of leads, the technical spirit of the present invention is within the scope not departing. It is apparent that various modulations are possible without being limited to the present embodiment.

Claims (12)

반도체 패키지에 있어서, 통상의 반도체 패키지에 사용되는 리드 프레임의 다이패드 위에 장착된 집적회로 칩과; 절곡된 외부 리드를 갖는 제1리드와 외부 선단에 형성된 표면실장용 하부 리드를 갖는 제2리드 사이에 폴리이미드계의 수지를 개재하여 제1리드/수지/제2리드의 3층 구조로 된 리드부와; 상기 집적회로 칩의 본딩패드와 상기 제1리드 및 제2리드를 전기적으로 접속하는 본딩 와이어와; 상기 집적회로 칩과 상기 전기적 연결 부분을 봉지하여 외부 환경으로부터 보호하기 위한 패키지 몸체를 형성하는 에폭시 몰딩 컴파운드를 구비하며, 상기 표면실장용 하부 리드는 상기 패키지 몸체 하면을 통해 실장되고, 상기 절곡된 외부리드는 상기 패키지 몸체 측면을 통해 실장되는 것을 특징으로 하는 반도체 패키지.A semiconductor package, comprising: an integrated circuit chip mounted on a die pad of a lead frame used in a conventional semiconductor package; A lead having a three-layer structure of first lead / resin / second lead through a polyimide-based resin between a first lead having a bent outer lead and a second lead having a lower surface mounting lead formed at an outer end thereof. Wealth; Bonding wires electrically connecting the bonding pads of the integrated circuit chip to the first and second leads; And an epoxy molding compound that encapsulates the integrated circuit chip and the electrical connection portion to form a package body to protect from an external environment, wherein the lower surface mount lead is mounted through the lower surface of the package body and the bent external portion And a lead is mounted through the side of the package body. 제 1항에 있어서, 상기 제 1 리드가 패키지 상에서 듀얼 인라인 패키지 방식으로 형성된 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the first lead is formed in a dual inline package manner on a package. 제 1항에 있어서, 상기 제 1 리드가 패키지 상에서 쿼드 플랫 패키지 방식으로 형성된 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the first lead is formed in a quad flat package on a package. 제 1항에 있어서, 상기 표면실장용 하부 리드가 패키지 상에서 적어도 1열 이상의 핀 그리드 어레이 방식으로 형성된 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the surface mount lower lead is formed in a pin grid array method on at least one row. 제 1항에 있어서, 상기 표면실장용 하부 리드가 패키지 상에서 적어도 1열 이상의 볼 그리드 어레이 방식으로 형성된 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the surface mount lower lead is formed in at least one or more rows of ball grid arrays on the package. 제 1항에 있어서, 상기 제 2 리드가 적어도 2층 이상으로 형성된 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the second lead is formed of at least two layers. (a)반도체 패키지에 사용되는 리드 프레임위에 집적회로 칩을 접착시키는 공정과; (b)상기 리드 프레임의 제 1 리드 사이에 폴리이미드계의 수지를 개재하여 상기 수지에 제 2 리드를 접착시키는 공정과; (c)상기 제 2 리드에 표면실장용 하부 리드를 접착시키는 공정과; (d)상기 집적회로가 내장된 칩의 본딩패드에 제 1리드를 전기적으로 연결하는 제 1단계 와이어 본딩공정과; (e)상기 칩의 본딩패드에 제 2 리드를 전기적으로 연결하는 제 2 단계 와이어 본딩 공정과; (f)상기 집적회로 칩과 상기 전기적 연결부분을 수지로 봉지하여 외부 환경으로부터 보호하기 위한 패키지 몸체를 형성하는 공정과; (g)상기 제 1 리드의 외부 리드를 절곡하는 것을 특징으로 하는 반도체 패키지 제조방법.(a) adhering an integrated circuit chip on a lead frame used in a semiconductor package; (b) adhering a second lead to the resin via a polyimide resin between the first leads of the lead frame; (c) adhering a surface mount lower lead to the second lead; (d) a first step of wire bonding to electrically connect the first lead to a bonding pad of the chip in which the integrated circuit is embedded; (e) a second step wire bonding process of electrically connecting a second lead to a bonding pad of the chip; (f) encapsulating the integrated circuit chip and the electrical connection portion with a resin to form a package body for protecting from the external environment; (g) bending the external lead of the first lead. 제 7항에 있어서, 상기 제 1 리드가 패키지 상에서 듀얼 인라인 패키지 방식으로 형성된 것을 특징으로 하는 반도체 패키지 제조방법.The method of claim 7, wherein the first lead is formed in a dual inline package manner on a package. 제 7항에 있어서, 상기 제 1 리드가 패키지 상에서 쿼드 플랫 패키지 방식으로 형성된 것을 특징으로 하는 반도체 패키지 제조방법.The method of claim 7, wherein the first lead is formed in a quad flat package on a package. 제 7항에 있어서, 상기 표면실장용 하부리드가 패키지 상에서 적어도 1열 이상의 핀 그리드 어레이 방식으로 형성된 것을 특징으로 하는 반도체 패키지 제조방법.The method of claim 7, wherein the surface mount lower lead is formed on the package in at least one row or more by a pin grid array method. 제 7항에 있어서, 상기 표면실장용 하부 리드가 패키지 상에서 적어도 1열 이상의 볼 그리드 어레이 방식으로 형성된 것을 특징으로 하는 반도체 패키지 제조방법.The method of claim 7, wherein the surface mount lower lead is formed in at least one or more rows of ball grid arrays on the package. 제 7항에 있어서, 상기 제 2 리드가 적어도 2층 이상으로 형성된 것을 특징으로 하는 반도체 패키지 제조방법.8. The method of claim 7, wherein the second lead is formed of at least two layers.
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