KR0144328B1

KR0144328B1 - 클럭 오류 감지회로

Info

Publication number: KR0144328B1
Application number: KR1019930011029A
Authority: KR
Inventors: 이심호
Original assignee: 정장호; 엘지정보통신주식회사
Priority date: 1993-06-16
Filing date: 1993-06-16
Publication date: 1998-08-17
Also published as: KR950002238A

Abstract

본 발명은 독립된 두 클럭에 대해 하나의 클럭을 기준으로 다른 클럭의 토글링을 체크하여 두 클럭 상호간의 오류를 감시하도록한 클럭 오류 감지 회로에 관한 것이다.

이러한 본 발명은 두 클럭 신호를 분주하는 분주 회로(10)와, 제1,제2멀티플렉서(20A)(20B)와, 분주된 클럭 신호를 이용해 고전위 펄스를 만드는 제1,제2펄스 생성부(30A)(30B)와, 고전위 펄스를 이용해 카운터를 로드시켜 클럭이 정상일 때 캐리가 발생하지 않도록 하는 제1,제2 캐리 아웃 조정부(40A)(40B)와, 고전위 펄스와 캐리 아웃 신소를 입력으로 하는 제1,제2오류 감지부(50A)(50B)를 구비하게 된다.

Description

클럭 오류 감지 회로

제1도는 종래의 클럭 오류 감지 회로도.

제2도는 본 발명의 클럭 오류 감지 회로도.

제3도는 클럭이 정상일 때 제2도의 각부 입출력 파형도.

제4도는 클럭이 오류일 때 제2도의 각부 입출력 파형도.

*도면의 주요부분에 대한 부호의 설명

10:분주 회로 20A,20B:멀티플렉서

30A,30B:펄스 생성부 40A,40B:캐리 아웃 조정부

CNT1-CNT6:카운터 FF1-FF6:플립 플럽

AND1,AND2:앤드 게이트 NOR1-NOR4:노아 게이트

본 발명은 독립된 두 소스(source)로부터 입력되는 클럭에 대해 하나의 클럭을 기준으로 다른 클럭의 토글링(toggling)을 체크하여 두 클럭 상호간의 오류를 감시하도록 한 클럭 오류 감지 회로에 관한 것이다.

종래의 클럭 오류 감지 회로는 제1도에 도시된 바와 같이 공진 회로를 이용해 구성하였다.

즉, 공진 IC(1)의 단자(1R/C)(1C)에 아날로그 소자인 저항(R1)과 콘덴서(C1)를 연결하여, 입력 단자(1A)(1B)를 통해 입력되는 클럭 신호에 오류(fail)가 발생되면 공진IC(1)에서 이를 감지하여 출력 단자(1Q)(1Q)에 그 결과가 나타나도록 한 것이다.

그러나 이러한 방식은 공진 IC의 외부에 아날로그 소자들을 접속해야 하므로 게이트 어레이(gate array)나 FPGA와 같은 회로내에 집적시킬 수가 없어 소형화가 어려운 문제점이 있었다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 디지탈 소자들을 사용한 회로를 구성해 회로에 공급되는 두 클럭에 이상이 생겼는지를 상호간에 감시함으로써 하나의 칩내에 집적화시킬 수 있도록 한 클럭 오류 감지 회로를 제공하는데 있다.

이하, 첨부된 제2도 내지 제4도를 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

제2도는 본 발명의 클럭 오류 감지 회로도로서 이에 도시된 바와 같이, 독립된 두 클럭 신호(CLK1)(CLK2)를 각각 분주하는 카운터(CNT1)(CNT2)로 된 분주 회로(10)와, 테스트 신호(TST)에 따라 입력된 리세트 신호(RST)나 분주된 클럭 신호를 선택적으로 출력하여 오류 감지 여부를 결정하는 제1,제2멀티플렉서(20A)(20B)와, 제1,제2멀티플렉서(20A)(20B)에서 출력된 분주된 클럭 신호를 이용하여 클럭 한 주기만큼의 고전위 펄스를 만들기 위한 플립 플럽(FF1-FF4), 앤드 게이트(AND1)(AND2)로 된 제1,제2펄스 생성부(30A)(30B)와, 제1,제2펄스 생성부(30A)(30B)의 출력 신호를 이용해 카운터 로드(load)시켜 클럭이 정상일 때 캐리(carry)가 발생하지 않도록 하는 카운터(CNT3-CNT6), 노아 게이트(NOR1-NOR4)로 된 제1,제2캐리 아웃 조정부(40A)(40B)와, 제1,제2펄스 생성부(30A)(30B)의 출력 신호와 제1,제2캐리 아웃 조정부(40A)(40B)의 캐리 아웃 신호를 각각 입력받아 두 클럭 신호의 오류를 감지하는 플립 플럽(FF5)(FF6)으로 된 제1,제2오류 감지부(50A)(50B)로 구성되어 있다.

여기서, 미설명 부호 INV1,INV2는 리세트 신호(RST)를 지연, 안정시키기 위한 인버터이다.

상기와 같이 구성된 본 발명의 회로에서 클럭이 정상일 경우의 동작을 제3도의 파형도에 의거하여 설명한다.

제3도의 (a)에 도시된 것과 같은 리세트 신호(RST)가 카운터(CNT1-CNT6) 및 플립 플럽(FF1-FF6)의 리세트 단자(RST)로 입력되고, 제3도의 (b)(c)에 도시된 바와 같이 서로 독립된 두 클럭 신호(CLK1)(CLK2)가 카운터(CNT1)(CNT2)의 클럭 단자(CLK)로 각각 입력되면, 입력 단자(DO-D3)가 접지된 두 카운터(CNT1)(CNT2)는 입력 된 클럭 신호(CLK1)(CLK2)를 각각 분주하여 출력하고, 본 실시예에서는 16분주된 클럭 신호가 제1,제2멀티플레서(20A)(20B)로 각각 인가된다.

제1,제2멀티플렉서(20A)(20B)는 테스트 신호(TST)의 상태에 따라 입력되는 리세트 신호(RST)나 카운터(CNT1)(CNT2)에서 각각 출력된 16분주된 클럭 신호를 선택하여 출력하는데, 클럭 오류를 감지하고자 할 경우에는 분주된 클럭 신호를 선택하여 출력하게 된다.

클럭 신호(CLK2)를 기준으로하여 다른 클럭 신호(CLK1)의 오류를 감지하고자 할 경우 제1멀티플레서(20A)에서 출력된 분주된 클럭 신호(제3도의 (d) 참조)는 제1펄스 생성부(30A)로 입력되어 2개의 플립 플럽(FF1)(FF2)를 거치는데, 플립 플럽(FF1)의 출력 신호와 다른 플립 플럽(FF2)의 반전 출력 신호가 앤드 게이트(AND1)로 입력되어 제3도의 (e)에서와 같이 클럭 한 주기만큼의 고전위 펄스를 만들게 된다.

앤드 게이트(AND1)의 출력 신호는 플립 플럽(FF5)의 입력 단자(K)와 제1캐리 아웃 조정부(40A)의 노아 게이트(NOR1)로 입력되고, 이때 플립 플럽(FF5)의 다른 입력 단자(J)와 노아 게이트(NOR1)에는 카운터(CNT4)의 캐리 아웃 신호가 입력된다.

클럭 신호(CLK1)가 정상일 때 상기 카운터(CNT4)의 캐리 아웃 신호는 항상 저전위로 출력되므로 상기 앤드 게이트(AND1)로부터 고전위 펄스가 노아 게이트(NOR1)로 입력되면, 노아 게이트(NOR1)로부터는 저전위 신호가 출력되어 카운터(CNT4)를 로드시키게 되고, 앤드게이트(AND1)로부터 주기적으로 고전위 펄스가 출력되므로 카운터(CNT4)를 로드시게 되고, 앤드 게이트(AND1)로부터 주기적으로 고전위 펄스가 출력되므로 카운터(CNT4)도 주기적으로 로드되어 캐리 아웃을 발생시키지 못하게 된다.

그러므로 플립 플럽(FF5)의 입력 단자(J)(K)는 각각 저전위, 고전위 상태가 되어 플립 플럽(FF5)은 제3도의 (f)에서와 같이 저전위 신호를 출력하게 되고, 클럭 신호(CLK1)가 정상임을 알 수 있게 된다.

클럭 신호(CLK1)를 기준으로하여 다른 클럭 신호(CLK2)의 오류를 감지하고자 할 경우에는 제2펄스 생성부(30B)와 제2캐리 아웃 조정부(40B)와 제2오류 감지부(50B)에 클럭 신호(CLK1)를 공급하고, 제2멀티플렉서(20B)에서 출력된 분주된 클럭 신호(CLK2)를 전술된 것과 동일한 방법으로 처리하여 제2오류 감지부(50B)의 플립 플럽(FF6)에서 저전위 신호가 출력되면 클럭 신호(CLK2)가 정상임을 알 수 있게 된다.

다음에, 클럭 신호(CLK1)에 오류가 발생할 경우의 동작을 제4도의 파형도에 의거하여 설명한다.

제4도의 (a)에 도시된 바와 같이 클럭 신호(CLK1)가 토글링을 하지 않는 상태로 입력되고, 제4도의 (b)에서와 같이 다른 클럭 신호(CLK2)는 정상 상태로 입력되면, 분주 회로(10)에서 16분주되어 제1멀티플렉서(20A)를 통해 출력되는 신호는 제4도의 (c)에 도시된 바와 같이 토글링을 하지 않는 부분에서 저전위 상태로 출력된다.

제1멀티플렉서(20A)의 출력 신호는 제1펄스 생성부(30A)로 입력되는데, 이 신호는 오류 부분에서 저전위 상태이므로 앤드 게이트(AND1)는 제4도의 (d)에서와 같이 그 부분에서 고전위 펄스를 만들 수 없게 된다.

앤드 게이트(AND1)의 출력 신호는 플립 플럽(FF5)의 입력 단자(K)와 제1캐리 아웃 조정부(40A)의 노아 게이트(NOR1)로 입력되고, 이때 플립 플럽(FF5)의 다른 입력 단자(J)와 노아 게이트(NOR1)의 다른 입력 단자에는 카운터(CNT4)의 캐리 아웃 신호가 입력된다.

클럭 신호(CLK1)가 정상일 때 상기 카운터(CNT4)의 캐리 아웃 신호는 저전위로 출력되지만 상기 앤드 게이트(AND1)로부터 고전위 펄스가 출력되지 않으면, 노아 게이트(NOR1)로부터는 고전위 신호가 출력되어 카운터(CNT4)를 로드시키지 않게 된다.

그러므로 카운터(CNT4)는 정해진 만큼의 카운팅을 하고나면 캐리를 발생하여 플립 플럽(FF5)의 입력 단자(J)와 노아 게이트(NOR1)로 입력되는 캐리 아웃 신호가 고전위 상태가 되고, 플립 플럽(FF5)의 입력 단자(J)(K)에는 각각 고전위, 저전위 신호가 입력되므로 플립 플럽(FF5)은 제4도의 (e)에서와 같이 고전위 신호를 출력하여 클럭 신호(CLK1)가 이상 상태임을 알 수 있게 된다.

정상 클럭 신호(CLK1)를 기준으로 다른 클럭 신호(CLK2)의 오류를 감지할 경우에도 제2펄스 생성부(30B)와 제2캐리 아웃 조정부(40B)와 제2오류 감지부(50B)가 마찬가지의 원리에 의해 동작하여 클럭 신호(CLK2)가 이상 상태임을 알 수 있도록 제2오류 감지부(50B)의 플립 플럽(FF6)에서 고전위 신호가 출력된다.

여기서, 클럭 신호(CLK1)에 오류가 생겼을 경우 제1오류 감지부(50A)의 출력 신호(CLK1F)는 제4도의 (e)에서와 같이 한동안의 시간(t1)이 흐른 후에야 고전위 상태가 되었고, 클럭 신호(CLK1)가 정상 상태로 돌아갔을 경우에는 바로 잠시 후(t2)에 저전위 상태가 되었다.

그 이유는 클럭 신호(CLK1)의 이상일 경우에는 카운터(CNT4)의 캐리 아웃이 발생할 때까지 한참을 기다려야 하지만 클럭 신호(CLK1)가 정상으로 되돌아온 경우에는 앤드 게이트(AND1)의 출력 신호가 곧바로 카운터(CNT4)를 로드하여 캐리 아웃 신호를 저전위 상태로 떨어뜨리기 때문이다.

그러므로 오류가 발생한 실제 시간부터 제1오류 감지부(50A)의 출력 신호(CLK1F)가 고전위가 되는 시간까지의 지연 시간을 줄이고 싶을 경우에는 카운터(CNT4)의 값을 작게 조정하면 가능할 것이다.

아울러 오류 상태에 대한 회로의 응답 시간에 의해 그보다 짧은 동안의 클럭 오류는 무시된다.

이상에서와 같이 본 발명은 디지탈 소자들을 사용한 회로를 구성하여 회로에 공급되는 두 클럭에 이상이 생겼는지를 상호간에 감시할 수 있고, 하나의 칩내에 집적화시킬 수 있음은 물론, 카운터 값의 변경으로 오류에 대한 응답 시간을 조정할 수 있는 효과가 있다.

Claims

독립된 두 클럭 신호를 각각 분주하는 분주 수단과, 테스트 신호에 따라 입력된 리세트 신호나 분주된 클럭 신호를 선택적으로 출력하여 오류 감지 여부를 결정하는 제1,제2멀티플렉싱 수단과, 제1,제2멀티플렉싱 수단에서 출력된 분주된 클럭 신호를 이용하여 클럭 한 주기만큼의 고전위 펄스를 만들기 위한 제1,제2펄스 생성 수단과, 제1,제2펄스 생성 수단의 출력 신호를 이용해 카운터를 로드시켜 클럭이 정상일 때 캐리가 발생하지 않도록 하는 제1,제2캐리 아웃 조정 수단의 캐리 아웃 조정 수단과, 제1,제2펄스 생성 수단의 출력 신호와 제1,제2캐리 아웃 조정 수단의 캐리 아웃 신호를 각각 입력받아 두 클럭 신호의 오류를 감지하는 제1,제2오류 감지 수단을 구비한 것을 특징으로 하는 클럭 오류 감지 회로.
제1항에 있어서,상기 분주 수단은 클럭 신호(CLK1)를 분주하는 카운터(CNT1)와, 다른 클럭 신호(CLK2)를 분주하는 카운터(CNT2)로 구성하는 것을 특징으로 하는 클럭 오류 감지 회로.
제1항에 있어서, 상기 제1펄스 생성 수단은 제1멀티플렉싱 수단에서 출력된 분주된 클럭 신호(CLK1)를 처리하는 플립 플럽(FF1)(FF2)과, 플립 플럽(FF1)의 출력 신호와 플립 플럽(FF2)의 반전 출력 신호를 논리곱하여 고전위 펄스를 발생시키는 앤드 게이트(AND1)로 구성하고, 상기 제2펄스 생성 수단은 제2멀티플렉싱 수단에서 출력된 분주된 클럭 신호(CLK2)를 처리하는 플립 플럽(FF3)(FF4)과, 플립 플럽(FF3)의 출력 신호와 플립 플럽(FF4)의 반전 출력 신호를 논리곱하여 고전위 펄스를 발생시키는 앤드 게이트(AND2)로 구성하는 것을 특징으로 하는 클럭 오류 감지 회로.
제1항에 있어서, 상기 제1캐리 아웃 조정 수단은 카운터(CNT3)(CNT4)와, 제1펄스 생성 수단의 출력 신호와 카운터(CNT4)의 캐리 아웃 신호를 입력받아 카운터(CNT4)를 로드시키기 위한 신호를 출력하는 노아 게이트(NOR1)와, 카운터(CNT3)(CNT4)의 캐리 아웃 신호를 입력받아 카운터(CNT3)를 로드시키기 위한 신호를 출력하는 노아 게이트(NOR2)로 구성하고, 상기 제2캐리 아웃 조정 수단은 카운터(CNT5)(CNT6)와, 제2펄스 생성 수단의 출력 신호와 카운터(CNT6)의 캐리 아웃 신호를 입력받아 카운터(CNT6)를 로드시키기 위한 신호를 출력하는 노아 게이트(NOR3)와, 카운터(CNT5)(CNT6)의 캐리 아웃 신호를 입력받아 카운터(CNT5)를 로드시키기 위한 신호를 출력하는 노아 게이트(NOR4)로 구성하는 것을 특징으로 하는 클럭 오류 감지 회로.
제1항에 있어서, 상기 제1오류 감지 수단은 클럭 신호(CLK1)의 오류를 감지하는 플립 플럽(FF5)으로 구성하고, 상기 제2오류 감지 수단은 클럭 신호(CLK2)의 오류를 감지하는 플립 플럽(FF6)으로 구성하는 것을 특징으로 하는 클럭 오류 감지회로.
제4항에 있어서, 상기 카운터(CNT3-CNT6)의 카운트값을 조정하여 클럭 오류에 대한 회로의 응답 시간을 조정 가능하도록 한 것을 특징으로 하는 클럭 오류 감지 회로.