KR0143554B1

KR0143554B1 - 비교기

Info

Publication number: KR0143554B1
Application number: KR1019900012940A
Authority: KR
Inventors: 슈보브 발테르
Original assignee: 에이취. 이보트슨; 모토로라 인코포레이티드
Priority date: 1989-08-26
Filing date: 1990-08-22
Publication date: 1998-08-17
Also published as: EP0419768B1; EP0419768A1; US5140187A; JPH0390868A; HK1000816A1; DE69022808D1; GB2235838A; GB8919475D0; KR910005568A; DE69022808T2

Abstract

내용 없음

Description

비교기

제1도는 본 발명에 따른 비교기의 회로도.

제2도는 본 발명의 대안의 실시예의 회로도.

*도면의 주요부분에 대한 부호의 설명

1, 2, 3, 4, 5, 6:패드 10:비교기

11, 12:저항기 I1, I2:전류 발생기

D1, D2:다이오드 G1, G2:게이트

Q2, Q3, Q4, Q7, Q8, Q10, Q11, Q12, Q14, Q15, Q16, Q17:트랜지스터

22:버퍼

본 발명은 비교기에 관한 것으로서, 특히 디바이스 또는 비교기가 일부분을 형성하는 보다 큰 기능을 하는 회로셀과 같은 집적 회로로서 형성되는 비교기에 관한 것이다.

통상적으로 사용되는 비교기는 고정된 기준 전압과 가변 입력 전압을 비교하고 입력의 변화가 기준치를 통과하면 출력 신호의 전이 또는 트리거를 공급하도록 구성된다. 부정확하거나 혹은 느린 트리거가 협동하는 회로에 역영향을 미치는 임계적인 응용의 경우에는 빠르고 반복 가능한 트리거를 공급하기 위하여 고이득 연산 증폭기가 피드백 회로에 사용될 것이다. 불행히도 히스테리시스에 의한 잡음 면역(noise immunity)을 제공하기 위해서, 피드백 경로에는 고값의 저항기가 필요하며, 결과적으로 이러한 구성은 성공적으로 집적이 불가능하다.

비교기는 두 개의 입력 사이의 차이에 따라서 출력 신호를 발생하는 차동 디바이스이다. 이와 같이, 차동단은 입력에서 필요로 하며, 싱글 앤디드 스테이지(single ended stage)는 출력을 제공하기 위하여 필요로 한다. 성공적으로 집적될 수 있는 차동단의 한 예는 공통 에미터를 갖는 두 개의 트랜지스터가 일정 전류로 공급되는 전형적인 긴테일(tail) 트랜지스터쌍이며, 각 트랜지스터는 베이스에서 비교를 위해 한 개의 신호를 수신한다. 구성은 대칭 구성이며, 제1안정 상태(예, 입력 이하 기준)와 제2안정 상태(입력 이상 기준)사이에서 가변하며, 제1안정 상태에서, 입력측의 트랜지스터는 전체 전류 흐름을 유지하며, 제2안정 상태에서, 기준측의 트랜지스터는 전류를 유지한다. 두 개의 안정한 상태 사이에서(입력 접근 기준) 구성은 한 상태에서 다른 상태로 전이하는 동안에 활성 영역에 진입한다. 이 영역에서, 전류는 입력과 기준간의 정확한 관계에 따라 트랜지스터쌍에 의해서 분할된다.

출력(반전되거나 혹은 선택에 따르지 않는)은 트랜지스터쌍의 콜렉터에 직접 연결된다. 트랜지스터가 전도되거나 되지 않거나에 따라서 유효하게 하이 레벨 또는 로우 레벨이 된다. 전이간 이러한 출력은 입력에 종속되며, 입력에서의 변동은 출력으로 나타날 것이다. 전이 시간이 단축될 수 있거나 출력이 그의 감소된 활성 영역으로 고정된 출력값 사이에서 토글하기 위하여 최적한 또다른 단(예를들어 스위치로 구성된 트랜지스터)에 의해서 공급된다면 개선이 이루어질 수 있다.

상보의 반전과 비반전 출력을 필요로 한다면, 반대로 토글하는 또다른 출력 디바이스가 사용될 수 있다.

전이 시간을 단축하기 위하여, 전이와 동일하게 작용하는 트랜지스터 베이스중의 하나에 피드백이 인가된 재생 장치가 사용될 것이며, 이와같이 하여 전이는 재생되며, 안정 상태에 이르기 위하여 더 이상 입력에 종속하지 않는다. 그러나, 전이가 실제 범위에서 시작할 때까지 피드백은 적용 불가능하며 상기 장치로도 구성은 비재생 전이의 단(스테이지)을 통과한다.

양 재생 차동 기술 및 최적 출력단을 사용하는 장치가 성공적으로 집적되었으나, 이들의 성능을 피드백 연산 증폭기의 성능보다 더 나쁘며, 어떤 임계적인 응용에서는 허용불가능하다.

예를들어, 중대한 플랜트를 제어하는 마이크로프로세서를 생각해 보자. 프로세서의 전원이 일시적으로 장애가 발생한 다음 복구된다면, 프로세서는 어떤 랜덤 상태에 들어갈 것이며, 제어는 잠재적으로 위험한 결과로 인해 무효화될 것이다. 공급 전압을 모니터하고 공급 전압이 소정 레벨 이하로 떨어지면 프로세서에 리세트 신호를 공급하는 것이 솔루션이다. 비교기는 공급 레벨을 모니터하기 위한 목적으로 사용되며, 집적된 비교기는 프로세서가 필요로 하는 모든 공급 관리 기능이 단일 디바이스 내에 집적될 수 있게 사용되는 것이 바람직하다.

불행히도, 지금까지 집적된 비교기는 글리칭(glitching)(풀 트리거가 없는 스퓨리어스 펄스) 문제, 상보 출력 형태에서, 특히 입력이 느린 변동에 따르는 응용에서의 출력 오버랩에 의해 이러한 목적에는 불충분하였다.

본 발명에 따르면, 두 입력의 상대 상태를 나타내는 출력을 공급하기 위한 비교기는 입력을 수신하기 위한 재생 차동 입력단, 출력을 공급하는 출력단, 차동단에 의해서 두 입력의 상대 상태의 변화를 검출하는 경우, 출력을 변화하는 출력단을 제어하기 위한 중간단, 그리고 차동단 재생의 온세트(onset)까지 상기 출력 변화를 금지하기 위한 수단을 포함한다.

편리하게, 중간단은 재생 루프 부분을 형성하며, 바람직하게는 재생 루프를 위한 이득을 공급한다. 재생 루프는 상기 차동단 재생 루프일 수 있다.

양호하게, 상기 중간단은 재생전 제1상태와 재생의 온세트 다음의 제2세트를 취하며, 상기 제2상태는 출력단을 제어한다. 상기 제1 및 제2상태는 트랜지스터가 오프되는 상태이며, 상기 제1 및 제2상태는 트랜지스터가 포화된 상태이다. 차동단 재생은 차동단 입력에 영향을 미치는 중간단에서 피드백에 의해 공급된다.

본 발명의 양호한 형태에 있어서, 차동단은 쌍중의 한 트랜지스터가 전도하는 제1상태와 쌍중의 나머지 트랜지스터가 전도하는 제2상태를 갖으며, 차동 쌍에 인가된 두 입력의 상대 조건에 따라 변화하는 경우, 한 상태에서 다른 상태로 변화하는 능동 상태로 변화하는 능동 상태를 갖는 차동 트랜지스터쌍에 의해서 공급되며, 상기 중간단은 상기 트랜지스터중의 한 트랜지스터의 전도 경로에 연결된 트랜지스터에 의해서 공급되며, 상기 연결은 차동단이 재생할 때까지 트랜지스터의 완전한 전도를 보호하도록 구성되며; 상기 완전한 전도에 의해 상기 출력단에 제어된다.

추가의 이점으로 차동단은 쌍중의 한 트랜지스터가 전도하는 제1상태와 쌍중의 나머지 트랜지스터가 전도하는 제2상태를 갖으며, 차동쌍에 인가된 두 입력의 상대 조건에 따라서 변화하는 경우, 한 상태에서 다른 상태로 변화하는 능동 상태를 갖는 차동 트랜지스터쌍에 의해 공급되며, 상기 중간단은 상기 트랜지스터중의 하나의 전도 경로에 연결된 트랜지스터에 의해 공급되며, 상기 연결은 상기 차동단이 재생할때까지 트랜지스터의 전도를 유지하도록 배열되며; 상기 트랜지스터의 전도에 의해 상기 출력단이 제어된다.

양호하게, 히스테리시스는 차동단의 한 상태에서 기준전압에 인가된 오프세트에 의해서 공급된다.

양호하게 스테이지는 게이트, 양호하게는 상보형 게이트로 구성된다. 상기 게이트는 중간단으로 전류 발생기의 출력을 조절하는 전류에 의해 제어되나, 또 다른 양호한 실시예의 경우, 상기 전류 발생기의 출력 전류는 한 상태에서 히스테리시스를 결정하기 위하여 차동단에 인가된 바이어스의 성분을 결정한다.

제1게이트에 설정된 경로에서의 전류는 출력단을 제어하도록 제2게이트에 전환된다. 이점으로, 중간단은 전류 조절이 재생적이도록 이득을 공급한다. 또다른 이점으로, 중간단은 제2게이트를 구동하기 위하여 제1게이트를 구동하는 설정경로에서 전류를 전환하도록 구성된 트랜지스터를 포함한다.

이후, 본 발명의 보다 더 상세한 설명을 위해 도면을 참조하여 기술하기로 한다.

집적 회로 셀로 제공된 비교기(10)(제1도)는 회로에 전원을 공급하기 위하여 정전원(Vcc)과 접지를 연결하는 패드(1, 3)를 구비하고 있다. 비교기는 트랜지스터 Q3와 Q4에 놓여진 차동단으로 구성하며, 차동단은 패드(2)를 통해 입력 Vin을 수용하기 위하여 이용되며, 입력 Vin 은 패드(6)를 통해 수용된 기준 입력 Vref와 비교되는 신호이다. 패드(2, 6)는 비교기의 기준 입력 및 반전 입력으로 구성된다. 입력 Vi 및 Vref는 제각기 외부 저항기(11, 12)를 통해 수용된다. 비교기는 또한 패드(4)에서 출력 Q와 패드(5)에서 상보 출력 Q를 공급하는 플립플롭의 형태인 출력단을 포함한다. 출력 Q 및 Q는 비교기의 출력 및 반전 출력을 구성한다. 교차 결합된 게이트 G1 및 G2는 플립플롭을 구성하며, 게이트는 생략된 주입 트랜지스터를 갖는 집적 주입 논리(I²L)로서 구현된다. 회로는 또한 차동단을 공급하는 제1전류 발생기 I1과 차동단 및 출력단을 중개하는 다이오드D2와 트랜지스터Q8에 연결된 제2전류 발생기 I2를 포함한다.

전원은 패드(1, 3)에 연결되며, 기준 전압은 외부 저항기(12)를 통해 패드(6)에 연결된다. 비교기는 Vin이 Vref 출력 이하이며, 출력 Q에서 하이(high) 신호 그리고 Vin 이 Vref 출력 이상이면, 출력 Q 에서 로우(low) 신호를 공급하는 역할을 한다. Q 는 출력 Q 의 반전 출력이다.

제1도 회로의 상세한 동작은 다음과 같다.

저항기(11)를 통해 비교기(10)의 입력(2)에 결합된 입력 Vin 에 인가된 전압을 고찰해 보자, 이 전압은 접지에 대해서 제로이거나 제로에 가깝다면, 이때 Q3 는 전도되며, 저항기(12) 및 입력(6)을 통해 Vref 에 바이어스된 Q4 는 차단될 것이다.

Q3 및 Q4 는 긴 테일쌍 차동단의 공지된 특성에 따라서 작용한다.

이와같이, 전류 발생기 I1 에 의해서 발생된 전류는 Q3 및 D1 을 통해 접지로 흐른다. D1 양단간의 순방향 전압은 Q7 을 바이어스하나 Q4를 통해 전류가 흐르지 않기 때문에 Q7 은 포화될 것이다. Q7 의 포화 전압은 Q8 를 차단하며, 전류 발생기 I2 에 의해서 생성된 전류는 D2와 저항기(12)를 통해서 Vref 로 흐른다. 비교기(10)의 입력(6)에 인가된 전압과 다이오드 D2의 순바이어스 전압으로 전류 발생기 I2 는 Q2 의 베이스를 하이로 하여 안정화하는데, Q2 는 전류 발생기 전류를 게이트 G1 의 베이스에 전달하여 G1을 동작하여 그 출력을 로우로 함으로써 이루어진다. 비교기(10)의 출력(5)에 나타나는 게이트 G1 의 출력 Q 는 로우이다. 오픈인 Q8, 또는 로우인 게이트 G1 의 출력에 의해서 G2 의 베이스에 공급된 전류는 없으며, 이와 같이 하여 G2는 오프 상태이다. 단자(4)에서 출력 Q 를 구성하는 게이트 G2 의 출력은 G2 가 오프 상태이기 때문에 하이이다. 게이트 G1 의 베이스에 결합하는 교차는 유효하지 않으며, 게이트 G1 과 G2 사이에 형성된 플립플롭은 세트 상태를 안정하다.

입력 Vin 에 인가된 포지티브 램프 전압을 고찰해 보자. 상기 차동단의 상태는 Q3 의 베이스에 인가된 전압이 Q4 의 베이스에 인가된 전압에 도달할 때까지는 안정하다. 일단 이 조건이 참(true)이면, 차동단은 그의 활성 영역에 진입한다. Q3 가 동작하지 않고, Q4 가 동작하기 시작하면, Q4 를 통해 전류 흐름은 트랜지스터 Q7 에 의해서 수용되며, 포화에서 이동하기 시작한다. Q8 이 아직 동작하지 않는다는 것을 주목하는 것이 중요하다.

트랜지스터 Q3 에 인가된 베이스 전압이 트랜지스터 Q4 에 인가된 베이스 전압과 동일단에 도달될 때, 전류 발생기 I1 에 의해서 생성된 전류는 두 개의 경로로 균등하게 분할된다. 다이오드 D1 과 트랜지스터 Q7 의 조합에 의해 제공된 전류 미러는 D1 을 통해 흐르는 전류와 동등하게 트랜지스터 Q7 의 콜렉터에 전류를 전달한다. 이와같이, 차동단의 합산점(트랜지스터 Q7 의 콜렉터에 있음)에서 전류는 상쇄되어, Q8 로 전류가 흐르지 않는다. Q8 이 차동단의 균형점에서도 동작하지 않아 게이트 G1 및 G2 에 의해서 형성된 플립플롭이 리세트할 수 없기 때문에 이것은 중요하다. 이것은 다음의 조건 때문이다

I_R2*h_FEG1I_Eg

여기서, I_R2R2 에 흐르는 전류이며,

h_FEG1은 은 게이트 G1 의 역전류 이득이며,

I_E3은 트랜지스터 Q8 의 에미터 전류이다.

일단, Q3 의 베이스에 인가된 입력 전압에 있어서 다소 증가가 있으며, 트랜지스터 Q4 에 흐르는 전류는 트랜지스터 Q3 에 흐르는 전류가 감소하는 동안 증가하며, 미러(mirror) 전류는 감소하며, 전류 흐름은 트랜지스터 Q8 의 베이스에서 시작된다. 일단 Q8 이 전도하면, 다이오드 D2 와 저항기(12)를 통해 설정된 경로로부터 저항기 R12 양단에 발생된 전압을 감소하여 비교기(10) 압력에서의 전압을 낮추는 Vref 로 전환한다. 차동단 상태의 변화가 다음과 같다면 자체 지속될 것이다.

dV_in-=dV_b4

여기서, Vin-은 패드(2)에 나타나는 전압이며, Vb4 는 트랜지스터 Q4 의 베이스에서의 전압이다. 바꾸어 말하면, 트랜지스터 Q4 의 스위치 온은 트랜지스터 Q4 의 베이스에서의 변화에 의해서 발생하며, 입력 전압에서의 변화로서 필요한 것은 아니다.

이 조건이 참(trur)이라는 것을 증명하기 위하여 다음에 주목하여야 할 것이다.

dV_b4= dV_in-*GM*h_FES*R3

여기서, GM 은 차동단의 전달 콘덕턴스이며, h_FES은 트랜지스터 Q8 의 직류 전류 이득, R3는 저항기(12)의 값이다.

따라서, dV_in-=1 인 경우

dV_b4=GM×h_FES×R3

이며, 1 이상일 것이다. 이와같이, 필요조건이 충족되며, Q8 에서의 전류 형성(build uo)은 매우 빠르다. 왜냐하면 Q8 의 이득에 의해서 게이트 G2 의 베이스로 전류를 전달하여 G2 의 출력을 로우로 동작케하여 발생하기 때문이다. 그러므로 단자(4)에서의 출력 Q 는 로우이다. Q8을 통해 전류가 흐르기 때문에, Q2 를 통한 전류는 G1 을 동작치 않도록 감소되어야만 한다. 게이트 G2 를 온하고 게이트 G1 을 오프하는 메카니즘은 동일하기 때문에, 출력 충돌(conflict)은 생기지 않는다. 트랜지스터 Q8 은 트랜지스터 Q2 를 오프하도록 빠르게 포화하며, 또한 Q2 가 오프하도록 게이트 G1 의 베이스에는 전류가 공급되지 않는다. 단자(5)에서의 게이트 G1 의 출력 Q 는 하이이며, 플립플롭은 리세트 한다. 게이트 G1 에 게이트 G2 출력의 교차결합은 게이트 G2 가 G1 의 베이스로 어느 전류도 구동할 수 없기 때문에 무익하다. G1 에 G2 의 동등 결합도 무익하다. 그러므로, 이 배열은 이 조건에서 안정하다.

게이트 G1 및 G2 로 형성된 플립플롭은 G8 과 G2 를 통한 게이트 제어에 의해서, 차동단의 재생이 개시될 때까지 세트 상태를 유지한다는 것에 주목해야 할 것이다. 입력이 완전히 생성되기 전에 다시 급속히 램프 하락할지라도, 리세트는 일어나지 않으며, 스퓨리어스 펄스(Spurious pulse)는 생성되지 않을 것이다. 리세트는 게이트 G2 및 G1 을 서로 제각기 제어토록 작용하는 트랜지스터 Q8과 트랜지스터 Q2 에 의해서 제어된다. 트랜지스터 Q8 과 트랜지스터 Q2 는 동일 루프 부분을 형성하기 때문에, 이러한 글리취 (glitch)오차는 일어날 수 없다. 이것이 분리 출력단을 포함하는 종래 집적 테크닉의 성능과 대조되는 것이다. 이것은 차동단과는 다른 포인트에서 트리거할 수 있다. 즉, 차동단의 완전한 재생전에 트리거할 수 있다. 출력단이 트리거 후 입력의 갑작스러운 역변화는 스위치가 입력단의 부분으로서 제어되지 않기 때문에 스위치를 즉시 제자리로 돌아가게 할 것이다. 이와 같이 글리취 오차가 일어나며, 입력단의 히스테리시스에 의해 정상적으로 공급된 잡음 면역은 유효치 않다. 트랜지스터 Q8 에 의한 이득으로 리세트가 재생 루프에 의해 구동되기 어려우며, 입력 변화율에 따르지 않는다.

상기 차동 입력단과 출력단의 입력 상태는 입력 전압이 다시 기준 전압에 도달하기 까지는 그리고 입력 전압의 감소가 고려되는 시간까지는 안정하다. 비교기(10) 단자(2)에서의 전압이 기준 전압으로 감소할 때, 트랜지스터 Q3 는 Q3 에 의해서 형성된 차동단으로서 스위치 동작하기 시작하며, 트랜지스터 Q4 는 능동 영역에 들어간다. 이에 의해 트랜지스터 Q4 에 흐르는 전류는 감소된다. 트랜지스터 Q7 에 흐르는 전류가 감소할 때, Q8 은 더 이상 포화를 유지할 수 없으며, 콜렉터에서의 전압은 상승하기 시작한다. 일단, 다이오드 D2 가 순바이어스되면, 다이오드 D1 과 저항기(12)를 통해 Vref 로 전도가 일어나며, Q4 를 통한 전류의 감소는 입력 전압을 보다 빠르게 변화하는 트랜지스터 Q4 의 베이스에서 전압을 증가토록 작용하는 트랜지스터 Q8 의 이득에 의해 재생된다. 그러나, 차동단의 재생전, 게이트 G1 과 G2 로 형성된 플립플롭의 상태는 변화할 수 없다. 왜냐하면, 트랜지스터 Q8 은 포화로 되지만, 게이트 G1 의 베이스에는 여전히 구동이 없도록 전류 발생기 I2 로 생성된 완전한 전류를 여전히 수용하기 때문이다. 이것은 다음의 이유 때문이다.

(I₂-d_ID2)×h_FEG2IR2

여기서, I2 는 전류원 I2의 전류이며,

dI_D2는 다이오드 D2 에 흐르는 순시 전류이며,

h_GEG2는 게이트 G2 의 역전류 이득이다.

트랜지스터 Q4 를 통해 흐르는 전류는 오직 한 번 트랜지스터 Q7 이 포화되는 포인트에서 감소하며, 즉, 차동단의 재생이 시작되는 포인트에서 감소하며, 트랜지스터 Q8 은 오프되기 어렵고, 게이트 G2 의 베이스에서 구동은 중단한다. 그러므로 단자(4)에서의 게이트 G2 의 출력 Q 는 게이트가 오프될 정도로 하이이다. 동일 메카니즘에 의해서, 트랜지스터 Q2 는 전도하여 게이트 G1 을 구동하며, 이에 따라 단자(5)에서의 출력 Q 는 로우이다. 이에 의해 플립플롭은 리세트된다. 다시 출력 오버랩은 일어날 수 없다,

이 구성은 지금까지 기술된 바와같이 안정한 상태이다.

상한 임계는 다음과 같다.

V_inh=V_ref+I₂×R3

여기서, R3 는 저항기(12)의 값이며, 하한 임계는 다음과 같다.

Vin1=Vref

이에 따라, 히스테리시스는 다음과 같다.

|H] = (I₂×R3)

이와 같이 히스테리시스는 전류원 I2 와 저항기(12)의 제어에 의해서 프로그램될 것이다. 히스테리시스는 전류 발생기 I2 에 의해서 생성된 전류가 일정하다면, 공급 전압 변동의 결과로서 고정 유지할 것이다.

더나아가, 본 발명의 완전한 이해를 위해 타이밍 회로(2)부분(제2도)으로서 제2실시예가 기술될 것이다. 제2도 회로의 구성 요소가 제1도의 구성요소와 기능적으로 등가인 경우, 동일 참조부호가 붙여진다.

트리거 입력(21)에 인가된 하이 신호에 응답하여, 트랜지스터 Q10 은 반전 버퍼단(22)을 통해 오프된다. 전류 발생기 I11 에 의해서 생성된 전류는 다링톤쌍 Q12, Q14( Vin으로 로우)과 Q15, Q16(Vin으로 오프)으로 구성된 차동단의 한 입력에 인가된 Vin 에서 정전압을 공급하는 타이밍 캐패시터 C_T를 충전하도록 Q10 에서 전환된다. 램핑동안 D1 을 전도하기 때문에, Q7 은 포화를 유지하며, Q8 은 오프되고, 주입기가 없는 I²L 게이트 G1 과 G2 로 구성된 플립플롭은 리세트 상태로 있는다. 램프가 진행함에 따라서, 결국 Vin 은 차동단이 능동 영역에 들어간 것처럼 전도하기 시작하는 Q16 의 베이스에 인가된 전압에 접근한다. Q16 의 베이스 전압에서 작용하는 Q8 의 이득에 의한 차동단의 재생은 제1도의 실시예와 관련하여 지금까지 기술된 바와같이 완전히 재생할 때까지 즉, Q8 이 플립플롭을 세트하기 위하여 게이트 G2 를 구동할 때까지 플립플롭은 리세트를 유지함으로써 재생이 발생한다. 비교기의 상한 임계, 즉 Vin 이 Q 가 변화하기 전에 상승해야 하는 전압은 다음과 같다.

Vin=Vref

입력(21)에 인가된 트리거 입력과 플립플롭의 셋팅간의 타이밍 지연은 공급된 타이밍 캐패시터 CT 의 변화율(즉, I11 에 의해서 공급된 전류에 의한)에만 의존한다. CT 의 과충전은 Vref 플러스 Q11 의 순방향 베이스-에미터 전압에 도달할 때 충전 전류 흐름을 조정하도록 입력되는 트랜지스터 Q11 에 의해서 보호된다.

Vin 이 낮추어지도록 만들어진다면(제2도의 도시하지 않은 수단에 의해서) 결국 차동단은 지금까지 기술된 바와 같은 출력단을 트리거할 것이다. 단이 그의 능동 영역에 진입하기 시작한 전압, 즉 하한 임계는 다음과 같다.

V_il= V_be _G2+V_satQS

즉, 게이트(2)의 베이스-에미터 전압 플러스 Q8 의 포화 전압, 이와같이, 다수의 에미터 트랜지스터 Q17 에 의해서 두 개의 다른 쌍은 임계값의 차를 공급하며, 이에 의해 유효한 히스테리시스를 공급하는 기준측 다링 그룹(Q15, Q16, Q17-Q15)으로서 사용된다.

상기 실시예의 실행은 트랜지스터 대신에 다링톤 형태를 사용한 바와같은 차동 증폭기 비교기와 정상적으로 연관된 기술, 그리고 윌슨(Wilson) 소스와 같은 개선된 정확도 및 오프세트 전류원에 의해 개선될 것이다. 예를들어, 제2도의 실시예는 재생 전류 조정에 다소 반영향을 미치지만, 직접 특성에 의한 증가된 잡음 면역을 공급하는 캐패시터 C1을 포함한다.

Claims

두 입력의 상대 조건을 나타내는 출력을 제공하는 비교기에 있어서, 입력을 수신하는 재생 차동 입력단, 출력을 제공하는 출력단, 차동단에 의해 두 입력의 상대 조건에 따라서 변화를 검출하는 경우, 출력을 변화시키도록 출력단을 제어하는 중간단, 그리고 차동단 재생을 온세트할때까지 상기 출력 변화를 금지하기 위한 수단을 포함하는 비교기.
제1항에 있어서, 상기 차동단은 차동 트랜지스터쌍중 한 트랜지스터가 전도하는 제1상태와 상기 차동 트랜지스터쌍중의 나머지 트랜지스터가 전도하는 제2상태와, 상기, 차동쌍에 인가된 두 입력의 상대 조건의 변화가 있는 경우 한 상태에서 다른 상태로 변화하는 능동 상태를 갖는 차동 트랜지스터쌍에 의해서 제공되며, 상기 중간단은 상기 한 트랜지스터의 전도 경로에 연결된 트랜지스터에 의해서 제공되며, 상기 연결은 차동단이 완전히 재생할 때까지 트랜지스터의 완전한 전도를 보호하도록 구성되며, 상기 완전한 전도에 의해 상기 출력단이 제어되는 비교기.