KR0141560B1 - Method of forming metal wiring in semiconductor device - Google Patents

Method of forming metal wiring in semiconductor device

Info

Publication number
KR0141560B1
KR0141560B1 KR1019940012272A KR19940012272A KR0141560B1 KR 0141560 B1 KR0141560 B1 KR 0141560B1 KR 1019940012272 A KR1019940012272 A KR 1019940012272A KR 19940012272 A KR19940012272 A KR 19940012272A KR 0141560 B1 KR0141560 B1 KR 0141560B1
Authority
KR
South Korea
Prior art keywords
contact hole
forming
metal layer
aluminum
silicon substrate
Prior art date
Application number
KR1019940012272A
Other languages
Korean (ko)
Other versions
KR960002546A (en
Inventor
여태정
이진순
이우봉
고재완
구영모
Original Assignee
김주용
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업주식회사 filed Critical 김주용
Priority to KR1019940012272A priority Critical patent/KR0141560B1/en
Publication of KR960002546A publication Critical patent/KR960002546A/en
Application granted granted Critical
Publication of KR0141560B1 publication Critical patent/KR0141560B1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76882—Reflowing or applying of pressure to better fill the contact hole

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 알루미늄 증착(Al Deposition)시 콘택 홀(Contact hole) 상부에 형성되는 오버행(Overhang)을 제거하기 위해 인-시투(In-Situ)로 아르곤 스퍼터링(Ar sputtering) 공정을 실시하여 오버행을 식각하고 이에 의해 콘택 홀에 알루미늄이 두껍게 증착되어 콘택 홀에서의 스텝 커버리지(step coverage)를 개선시킨 다음 고온에서 플로우(Flow)시키므로써 오버행의 그림자 영향으로 인한 스텝 커버리지 불량을 개선하여 평탄화를 향상시켜 금속배선의 평탄화 및 질이 향상될 수 있도록 한 반도체 소자의 금속배선 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a metal wiring of a semiconductor device, and includes argon sputtering in-situ to remove an overhang formed on an upper portion of a contact hole during aluminum deposition. (Ar sputtering) process to etch the overhang, thereby thickening the aluminum in the contact hole to improve the step coverage in the contact hole, and then flow at high temperature, resulting in the shadow effect of the overhang The present invention relates to a method for forming metal wirings in a semiconductor device, which improves planarization by improving poor step coverage and improves flattening and quality of metal wirings.

Description

반도체 소자의 금속배선 형성방법Metal wiring formation method of semiconductor device

제1도는 종래 반도체 소자의 금속배선 형성방법을 설명하기 위한 소자의 단면도.1 is a cross-sectional view of a device for explaining a method of forming metal wirings of a conventional semiconductor device.

제2a 내지 제2d도는 본 발명의 제1실시 예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 소자의 단면도.2A through 2D are cross-sectional views of devices for explaining a method of forming metal wirings in a semiconductor device according to a first embodiment of the present invention.

제 3a 내지 제 3c 도는 본 발명의 제 2실시 예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 소자의 단면도.3A through 3C are cross-sectional views of a device for describing a method for forming metal wirings in a semiconductor device according to a second embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

1:실리콘 기판2:절연층1: Silicon Substrate 2: Insulation Layer

3:장벽 금속층4:금속층3: barrier metal layer 4: metal layer

4A:제1금속층4B:제2금속층4A: first metal layer 4B: second metal layer

5:저주파 발생기10:보이드5: low frequency generator 10: void

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히 알루미늄 증착(AL Deposition)시 콘택 홀(Contact hole) 상부에 형성되는 오버행(Overhang)을 인-시투(In-Situ)로 아르곤 스퍼터링(Ar sputtering) 공정으로 제거하여 콘택홀에서의 스텝 커버리지(step coverge)를 개선시킨 후 고온에서 플로우(Flow)시키므로써 금속배선의 평탄화(planarization) 및 질(Quality)이 향상될 수 있도록 한 반도체 소자의 금속배선 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a metal wiring of a semiconductor device. In particular, an overhang formed on an upper portion of a contact hole during aluminum deposition is formed in-situ with argon sputtering (Ar). Removed by sputtering process to improve step coverge in contact hole and then flow at high temperature to improve planarization and quality of metal wiring It relates to a wiring forming method.

일반적으로 반도체 소자가 집적화됨에 따라 금속배선 접속용 콘택 홀이 미세화되고, 금속층을 형성시키기 위한 알루미늄 증착 공정시 콘택 홀 상부에 형성되는 오버행에 의한 그림자 영향(Shadow Effect) 때문에 발생되는 스텝 커버리지의 불량으로 콘택 홀 내부에는 알루미늄의 양이 적게 증착된다. 또한 알루미늄의 표면 장력에 의해 증착된 알루미늄이 콘택 홀 상부에 끌려 올라가게 되므로 금속배선이 단선(open)되는 현상이 발생된다. 그러면 종래 반도체 소자의 금속배선 형성방법을 제1도를 통해 설명하면 다음과 같다.In general, as semiconductor devices are integrated, contact holes for connecting metal interconnects become minute, and step coverage caused by shadow effects due to overhangs formed on the upper contact holes during the aluminum deposition process for forming the metal layer is caused. A small amount of aluminum is deposited inside the contact hole. In addition, since aluminum deposited by the surface tension of aluminum is dragged up on the contact hole, the metal wire is opened. A method of forming metal wirings of a conventional semiconductor device will now be described with reference to FIG. 1.

소자 내부 집적층이 형성된 실리콘 기판(1)상에 절연층(2)을 형성시키고 콘택 홀 마스크(Mask)를 사용하여 사진 및 식각 공정에 의해 절연층(2)을 선택적으로 제거하여 금속배선 접속용 콘택 홀을 형성시킨다. 콘택 홀을 포함한 전체 구조 상부에 장벽 금속층(Barrier Metal Layer)(3)을 형성하기 위해 Ti/TiN을 증착(Deopsition)시킨 후 물리기상증착(physical vapor deposition) 방법에 의해 알루미늄(Al)을 증착하여 알루미늄 금속층(4)을 형성시킨 다음 고온의 상태에서 플로우(Flow)시킨다. 이러한 공정에 의해 알루미늄을 증착할 때 콘택 홀 상부에 형성되는 오버행으로 인하여 그림자 영향이 발생되어 콘택 홀 내부에는 알루미늄이 적게 증착되고, 증착된 알루미늄의 표면 장력으로 인하여 증착된 알루미늄이 콘택 홀 상부로 끌려 올라가게 되어 금속배선이 단선되는 현상이 발생된다. 이를 방지하기 위해 알루미늄 증착후 플로우 공정을 실시하지만 콘택 홀 내부에는 보이드(Void)(10)가 발생되는 문제점이 발생된다.Forming an insulating layer 2 on the silicon substrate 1 on which the device internal integrated layer is formed, and selectively removing the insulating layer 2 by a photolithography and etching process using a contact hole mask for metal wiring connection. A contact hole is formed. Ti / TiN is deposited to form a barrier metal layer 3 over the entire structure including the contact hole, and then aluminum is deposited by physical vapor deposition. The aluminum metal layer 4 is formed and then flowed at a high temperature. When the aluminum is deposited by this process, a shadow effect is generated due to an overhang formed on the upper part of the contact hole, so that less aluminum is deposited inside the contact hole, and due to the surface tension of the deposited aluminum, the deposited aluminum is attracted to the upper part of the contact hole. As a result, the metal wiring is disconnected. In order to prevent this, a flow process is performed after aluminum deposition, but a problem occurs in that a void 10 is generated in the contact hole.

따라서, 본 발명은 알루미늄 증착(Al Deposition)시 콘택 홀(Contact hole) 상부에 형성되는 오버행(Overhang)을 인-시투(In-Situ)로 아르고 스퍼터링(Ar sputtering) 공정으로 제거하여 콘택 홀에서의 스텝 커버리지(step coverage)를 개선시킨 후 고온에서 플로우(Flow)시키므로써 상기한 단점을 해소할 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.Accordingly, the present invention removes the overhang formed on the contact hole during Al deposition by the Ar-sputtering process in the in-situ. It is an object of the present invention to provide a method for forming a metal wiring of a semiconductor device that can solve the above disadvantages by improving the step coverage and then flowing at a high temperature.

상기한 목적을 달성하기 위한 본 발명의 제1실시 예는 소자 내부 집적층이 형성된 실리콘 기판상에 절연층을 형성시킨 후 상기 절연층의 선택된 영역을 식각하여 콘택 홀을 형성시키는 단계와, 상기 콘택 홀을 포함한 전체 구조 상부에 장벽 금속층을 형성시킨 후 알루미늄 금속층을 형성시키는 단계와, 상기 알루미늄 금속층을 형성시킬 때 상기 콘택 홀 상부에 형성된 오버행을 소정 두께 식각하기 위해 아르곤 이온을 스퍼터링하는 단계와, 소정의 온도에서 플로우 공정을 실시하여 상기 알루미늄 금속층을 평탄화시키는 단계로 이루어진 것을 특징으로 한다.A first embodiment of the present invention for achieving the above object is to form a contact hole by forming an insulating layer on the silicon substrate on which the device internal integrated layer is formed, and then etching selected regions of the insulating layer, and forming the contact hole. Forming an aluminum metal layer after forming a barrier metal layer over the entire structure including the hole, sputtering argon ions to etch a predetermined thickness of the overhang formed on the contact hole when forming the aluminum metal layer; Performing a flow process at a temperature of the characterized in that the step of planarizing the aluminum metal layer.

또한, 상술한 목적을 달성하기 위한 본 발명의 제2실시 예는 소자 내부 집적층이 형성된 실리콘 기판상에 절연층을 형성시킨 후 상기 절연층의 선택된 영역을 식각하여 콘택 홀을 형성시키는 단계와, 상기 콘택 홀을 포함한 전체 구조 상부에 장벽 금속층을 형성시킨 후 소정 두께의 알루미늄으로 제1금속층을 형성시키는 단계와, 상기 제1금속층을 형성시킬 때 상기 콘택 홀 상부에 형성된 오버행을 제거하기 위해 상기 실리콘 기판 후면에 저주파 바이어스를 인가시키고, 상기 실리콘 기판상에 아르곤 이온을 스퍼터링하는 단계와, 전체 구조 상부에 알루미늄을 소정 두께 증착하여 제2 금속층을 형성시키는 단계로 이루어진 것을 특징으로 한다.In addition, a second embodiment of the present invention for achieving the above object is to form a contact hole by forming an insulating layer on the silicon substrate on which the device internal integrated layer is formed, and then etching selected areas of the insulating layer; Forming a barrier metal layer over the entire structure including the contact hole, and then forming a first metal layer of aluminum having a predetermined thickness; and removing the overhang formed on the contact hole when the first metal layer is formed. A low frequency bias is applied to the back surface of the substrate, argon ions are sputtered on the silicon substrate, and a predetermined thickness of aluminum is deposited on the entire structure to form a second metal layer.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

제2A 내지 제2D 도는 본 발명의 제1실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 소자의 단면도이다.2A to 2D are cross-sectional views of devices for describing a method for forming metal wirings of a semiconductor device according to a first embodiment of the present invention.

제2A도를 참조하면, 소자 내부 집적층이 형성된 실리콘 기판(1)상에 절연층(2)을 형성시킨다. 콘택 홀 마스크를 사용한 사진 및 식각 공정에 의해 절연층(2)을 선택적으로 제거하여 금속배선 접속용 콘택 홀을 형성시킨다. 콘택 홀을 포함한 전체 구조 상부에 Ti/TiN을 증착하여 장벽 금속층(3)을 형성시킨다.Referring to FIG. 2A, the insulating layer 2 is formed on the silicon substrate 1 on which the device internal integrated layer is formed. The insulating layer 2 is selectively removed by a photolithography and an etching process using a contact hole mask to form a contact hole for metal wiring connection. The barrier metal layer 3 is formed by depositing Ti / TiN on the entire structure including the contact hole.

제2B도는 알루미늄 소자에서 요구되는 두께 예를들어 7000 내지 12000Å 두께로 증착시켜 알루미늄 금속층(4)을 형성시킨 상태의 단면도이다. 이때, 콘택 홀 상부에는 오버행(A)이 발생되어 콘택 홀 내부에는 알루미늄이 적게 층착된다.2B is a cross-sectional view of a state in which the aluminum metal layer 4 is formed by depositing a thickness required for an aluminum element, for example, 7000 to 12000 kPa. At this time, an overhang (A) is generated in the upper contact hole so that less aluminum is deposited inside the contact hole.

제2C도는 오버행(A)을 제거시키기 위해 아르곤 스퍼터(Ar sputter) 방법에 의해 Ar을 스퍼터링하여 오버행(A)을 소정 두께 식각한 상태의 단면도이다. 이때, Ar 스퍼터링에 의해 오버행(A) 부위의 알루미늄이 재스퍼터링되어 콘택 홀 내부에는 알루미늄이 두껍게 증착된다.2C is a cross-sectional view of a state in which the overhang A is etched by a predetermined thickness by argon sputtering to remove the overhang A by argon sputtering. At this time, aluminum in the overhang A portion is resputtered by Ar sputtering, and aluminum is thickly deposited inside the contact hole.

제2D도는 알루미늄 금속층(4)을 평탄화시키기 위해 예를들어 470 내지 550℃ 온도 상태에서 플로우 공정을 실시한 상태의 단면도이다.FIG. 2D is a cross-sectional view of a state in which a flow process is performed at, for example, a temperature of 470 to 550 ° C. to planarize the aluminum metal layer 4.

제3A내지 제3C도는 본 발명의 제2실시예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 소자의 단면도이다.3A to 3C are cross-sectional views of a device for explaining a method of forming metal wirings in a semiconductor device according to a second embodiment of the present invention.

제3A도를 참조하면, 소자 내부 집적층이 형성된 실리콘 기판(1)상에 절연층(2)을 형성시킨다. 콘택 홀 마스크를 사용한 사진 및 식각 공정에 의해 절연층(2)을 선택적으로 제거하여 금속배선 접속용 콘택 홀을 형성시킨다. 콘택 홀을 포함한 전체 구조 상부에 Ti/TiN을 증착하여 장벽 금속층(3)을 형성시킨다. 알루미늄(Al)을 소자에서 요구되는 두께에 근접되는 두께, 예를들어 5000 내지 7000Å 두께로 증착시켜 제1금속층(4A)을 형성시킨다. 이때, 콘택 홀 상부에는 오버행(A)이 형성되어 콘택 홀 내부에는 알루미늄이 적게 증착된다.Referring to FIG. 3A, an insulating layer 2 is formed on the silicon substrate 1 on which the device internal integrated layer is formed. The insulating layer 2 is selectively removed by a photolithography and an etching process using a contact hole mask to form a contact hole for metal wiring connection. The barrier metal layer 3 is formed by depositing Ti / TiN on the entire structure including the contact hole. Aluminum (Al) is deposited to a thickness that is close to the thickness required for the device, for example, 5000 to 7000 kPa thick to form the first metal layer 4A. At this time, an overhang (A) is formed on the contact hole so that less aluminum is deposited inside the contact hole.

제3B도는 실리콘 기판(1) 후면에 저주파 발생기(5)를 접속시킨 후 9Kw 이하의 저전력을 인가하여 저주파를 공급하는 상태에서 상부에 아르곤 이온(Ar ion)을 스퍼터링하는 상태의 단면도이다. 이때, 제1금속층(4A)의 알루미늄이 재스퍼터링(Resputtering)되며, 콘택 홀 상부에 형성된 오버행(A)이 제거되어 콘택 홀 하부로 증착되어 쌓여진다.3B is a cross-sectional view of sputtering argon ions (Ar ions) on the upper side in a state in which low frequency is supplied by applying a low power of 9 Kw or less after the low frequency generator 5 is connected to the back surface of the silicon substrate 1. At this time, the aluminum of the first metal layer 4A is resputtered, and the overhang A formed on the contact hole is removed to be deposited and stacked below the contact hole.

제3C도는 소자에서 요구되는 두께의 금속층을 형성시키기 위해 제2금속층(4B)으로 알루미늄을 예를들어 1000내지 3000Å 두께로 증착시켜 평탄화된 상태의 단면도이다. 제3B도에서 설명한 저주파 바이어스(RF bias) 공급 및 아르곤 이온에 의한 재스퍼터링 효과로 알루미늄 증착비가 낮아지게 되어 제2금속층(4B) 형성으로 콘택 홀 상부의 평탄화 상태는 양호해진다. 또한 저주파 바이어스 대신 직류 바이어스(DC bias)를 인가해도 동일한 효과를 얻을 수 있다.FIG. 3C is a cross-sectional view of a planarized state in which aluminum is deposited to a thickness of, for example, 1000 to 3000 kPa with the second metal layer 4B to form a metal layer having a thickness required for the device. The deposition rate of aluminum is lowered due to the RF bias supply and the resputtering effect by argon ions described in FIG. 3B, and the planarization state of the upper portion of the contact hole is improved by forming the second metal layer 4B. In addition, the same effect can be obtained by applying a DC bias instead of a low frequency bias.

상술한 바와 같이 본 발명에 의하면 알루미늄 증착시 콘택 홀 상부에 형성되는 오버행을 Ar 이온 스퍼터링에 의해 제거시키므로써 스텝 커버리지가 개선되어 금속배선의 평탄화 및 질이 향상될 수 있는 탁월한 효과가 있다.As described above, according to the present invention, by removing the overhang formed on the contact hole during aluminum deposition by Ar ion sputtering, the step coverage is improved, so that the flattening and quality of the metal wiring can be improved.

Claims (6)

소자 내부 집적층이 형성된 실리콘 기판상에 절연층을 형성시킨 후 상기 절연층의 선택된 영역을 식각하여 콘택 홀을 형성시키는 단계와, 상기 콘택 홀을 포함한 전체 구조 상부에 장벽 금속층을 형성시킨 후 알루미늄 금속층을 형성시키는 단계와, 상기 알루미늄 금속층을 형성시킬 때 상기 콘택 홀 상부에 형성된 오버행을 소정 두께 식각하기 위해 아르곤 이온을 스퍼터링하는 단계와, 소정의 온도에서 플로우 공정을 실시하여 상기 알루미늄 금속층을 평탄화시키는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.Forming an insulating layer on the silicon substrate on which the device internal integrated layer is formed, and etching a selected region of the insulating layer to form a contact hole; forming a barrier metal layer on the entire structure including the contact hole, and then forming an aluminum metal layer Forming an aluminum metal layer, sputtering argon ions to etch a predetermined thickness of the overhang formed on the contact hole when forming the aluminum metal layer, and performing a flow process at a predetermined temperature to planarize the aluminum metal layer. Metal wiring forming method of a semiconductor device, characterized in that consisting of. 제1항에 있어서, 상기 플로우 공정은 470 내지 550℃의 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The method of claim 1, wherein the flow process is performed at a temperature of 470 to 550 ° C. 7. 소자 내부 집적층이 형성된 실리콘 기판상에 절연층을 형성시킨 후 상기 절연층의 선택된 영역을 식각하여 콘택 홀을 형성시키는 단계와 상기 콘택 홀을 포함한 전체 구조 상부에 장벽 금속층을 형성시킨 후 소정 두께의 알루미늄으로 제1금속층을 형성시키는 단계와, 상기 제1금속층을 형성시킬 때 상기 콘택 홀 상부에 형성된 오버행을 제거하기 위해 상기 실리콘 기판 후면에 저주파 바이어스를 인가시키고, 상기 실리콘 기판상에 아르곤 이온을 스퍼터링하는 단계와, 전체 구조 상부에 알루미늄을 소정 두께 증착하여 제2금속층을 형성시키는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.Forming an insulating layer on the silicon substrate having the device internal integrated layer and then etching selected regions of the insulating layer to form a contact hole, and forming a barrier metal layer on the entire structure including the contact hole, and then Forming a first metal layer from aluminum, applying a low frequency bias to the back surface of the silicon substrate to remove an overhang formed on the contact hole when the first metal layer is formed, and sputtering argon ions on the silicon substrate And depositing a predetermined thickness of aluminum over the entire structure to form a second metal layer. 제3항에 있어서, 상기 제1금속층은 5000내지 7000Å의 두께로 형성시키는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.4. The method of claim 3, wherein the first metal layer is formed to a thickness of 5000 to 7000 kPa. 제3항에 있어서, 상기 실리콘 기판 후면에 인가되는 저주파 바이어스는 9KW 이하의 저전력인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The method of claim 3, wherein the low frequency bias applied to the back surface of the silicon substrate has a low power of 9 KW or less. 제3항에 있어서, 상기 실리콘 기판 후면에 인가되는 저주파 바이어스 대신에 직류 바이어스가 인가되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The method of claim 3, wherein a direct current bias is applied instead of the low frequency bias applied to the back surface of the silicon substrate.
KR1019940012272A 1994-06-01 1994-06-01 Method of forming metal wiring in semiconductor device KR0141560B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940012272A KR0141560B1 (en) 1994-06-01 1994-06-01 Method of forming metal wiring in semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940012272A KR0141560B1 (en) 1994-06-01 1994-06-01 Method of forming metal wiring in semiconductor device

Publications (2)

Publication Number Publication Date
KR960002546A KR960002546A (en) 1996-01-26
KR0141560B1 true KR0141560B1 (en) 1998-07-15

Family

ID=19384437

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940012272A KR0141560B1 (en) 1994-06-01 1994-06-01 Method of forming metal wiring in semiconductor device

Country Status (1)

Country Link
KR (1) KR0141560B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100402941B1 (en) * 1996-08-19 2004-03-18 주식회사 하이닉스반도체 Method for forming metal film of semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100402941B1 (en) * 1996-08-19 2004-03-18 주식회사 하이닉스반도체 Method for forming metal film of semiconductor device

Also Published As

Publication number Publication date
KR960002546A (en) 1996-01-26

Similar Documents

Publication Publication Date Title
US7051934B2 (en) Methods of forming metal layers in integrated circuit devices using selective deposition on edges of recesses
US4721689A (en) Method for simultaneously forming an interconnection level and via studs
JPH10189733A (en) Metal coating method for porous dielectric
JP2002118109A (en) Damascene wiring formation method of semiconductor device and damascene wiring structure formed thereby
JPH04307933A (en) Forming method of tungsten plug
JP4339152B2 (en) Method for forming wiring structure
US20030203615A1 (en) Method for depositing barrier layers in an opening
KR100590203B1 (en) Method Of Forming Metal Pattern For Semiconductor Device
KR0141560B1 (en) Method of forming metal wiring in semiconductor device
JP4657571B2 (en) Method for forming metal wiring of semiconductor element
JP2002057125A (en) Method of forming metal wiring
KR101090372B1 (en) method for fabricating metal line of the semiconductor device
KR100307827B1 (en) Metal wiring contact formation method of semiconductor device
KR20020057552A (en) A method for preparing of integrated circuit of semiconductor
KR940011732B1 (en) Manufacturing method of semiconductor device
EP0266522B1 (en) Polyimide stud transfer process
KR100458297B1 (en) Method for forming metal interconnection of semiconductor device to avoid generation of overhang and improve quality of layer and step coverage in contact hole
KR100324020B1 (en) Metal wiring formation method of semiconductor device
KR100359779B1 (en) Method for forming metal line of semiconductor devive
KR960002773B1 (en) Manufacturing process of metal wiring of semiconductor device
KR930011112B1 (en) Metal wiring method of semiconductor device
KR100630536B1 (en) Method of forming a copper wiring in a semiconductor device
KR19990006109A (en) Barrier Metal Deposition Method
US20060244151A1 (en) Oblique recess for interconnecting conductors in a semiconductor device
KR100602789B1 (en) Method for Manufacturing Barrier Metal of Semiconductor Device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110222

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee