KR0139343B1 - Universal asynchronous transceiver circuit - Google Patents

Universal asynchronous transceiver circuit

Info

Publication number
KR0139343B1
KR0139343B1 KR1019950000542A KR19950000542A KR0139343B1 KR 0139343 B1 KR0139343 B1 KR 0139343B1 KR 1019950000542 A KR1019950000542 A KR 1019950000542A KR 19950000542 A KR19950000542 A KR 19950000542A KR 0139343 B1 KR0139343 B1 KR 0139343B1
Authority
KR
South Korea
Prior art keywords
data
transmission
asynchronous transceiver
clock
external input
Prior art date
Application number
KR1019950000542A
Other languages
Korean (ko)
Other versions
KR960030592A (en
Inventor
이승권
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950000542A priority Critical patent/KR0139343B1/en
Publication of KR960030592A publication Critical patent/KR960030592A/en
Application granted granted Critical
Publication of KR0139343B1 publication Critical patent/KR0139343B1/en

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30181—Instruction operation extension or modification
    • G06F9/30196—Instruction operation extension or modification using decoder, e.g. decoder per instruction set, adaptable or programmable decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Communication Control (AREA)

Abstract

이 발명은 범용 비동기 송수신기 리시버 회로에 관한 것으로 종래의 외부연결 단자에 의한 노이즈성 임펄스 전송기로부터 데이타 전송을 받을때 데이타의 에러율이 높고, 이러한 오류 데이타를 받게 되면 리시버에서는 오동작을 하게 되는 것을 16진 카운터부에서 외부 입력 단자에 의한 클럭신호(RXCLK)를 데이타 전송 클럭보다 빠르게 하여 실제 데이타 리시버 클럭 단위로 전송 데이타를 받을 수 있도록 하고 3번의 데이타 입력중 2개 이상의 동일 데이타로 입력 데이타를 판별하여 전송 데이타 저장부에 저장함으로써, 전송데이타의 에러율을 현저히 낮추어 오류 데이타의 전송을 방지하는 것에 관한 것이다.The present invention relates to a general-purpose asynchronous transceiver receiver circuit, which has a high error rate when receiving a data transmission from a noisy impulse transmitter by a conventional external connection terminal, and when such error data is received, the receiver malfunctions. The clock signal (RXCLK) by the external input terminal is faster than the data transmission clock so that the transmission data can be received by the actual data receiver clock unit, and the input data is discriminated by two or more identical data out of the three data inputs to transmit the transmission data. By storing in the storage unit, the error rate of the transmission data is significantly lowered, thereby preventing the transmission of the error data.

Description

범용 비동기 송수신기 리시버 회로General Purpose Asynchronous Transceiver Receiver Circuit

제1도는 이 발명의 실시예에 따른 범용 비동기 송수신기 리시버의 회로도이고,1 is a circuit diagram of a general-purpose asynchronous transceiver receiver according to an embodiment of the present invention,

제2도는 이 발명의 실시예에 따른 범용 비동기 송수신기의 전용 데이타 배열도이다.2 is a dedicated data arrangement of the general purpose asynchronous transceiver according to the embodiment of the present invention.

*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1:제어부2:전송 데이타 비교부1: control unit 2: transmission data comparison unit

3:전송 데이타 저장부4:디코더부3: transmission data storage section 4: decoder section

5:16진 카운터부5:16 binary counter part

이 발명은 범용 비동기 송수신기 리시버 회로에 관한 것으로, 더욱 상세하게 말하자면 실제 데이타 리시버 클럭보다 빠른 클럭을 사용하고 16진 카운터부를 사용하여 실제 데이타 리시버 클럭 단위로 전송 데이타를 받을수 있도록 하고 3번의 데이타 입력중 2개 이상의 동일 데이타로 입력 데이타를 판별하여 전송데이타 저장부에 저장함으로써, 전송데이타의 에러율을 현저히 낮추어 오류데이타의 전송을 방지하는 범용 비동기 송수신기 리시버 회로에 관한 것이다.The present invention relates to a general-purpose asynchronous transceiver receiver circuit. More specifically, it uses a faster clock than the actual data receiver clock and uses a hexadecimal counter to receive transmission data in real data receiver clock units. The present invention relates to a general-purpose asynchronous transceiver receiver circuit for discriminating input data from two or more pieces of identical data and storing the input data in a transmission data storage unit, thereby significantly reducing the error rate of transmission data and preventing transmission of error data.

종래의 미디(MIDI ; Musical Instrument Digital Interface) 범용 비동기 송수신기 리시버 회로는 리시버 클럭의 주파수가 31.25 KHz ± 5%로 되어 있고 스타트 비트와 스톱 비트를 인식하여 실제 8비트의 데이타를 받게 되어 있다.The conventional MIDI (Musical Instrument Digital Interface) universal asynchronous transceiver receiver circuit has a receiver clock frequency of 31.25 KHz ± 5% and recognizes the start and stop bits to receive the actual 8 bits of data.

그러나, 외부 연결 단자에 노이즈성 임펄스가 입력되면 전송기로부터 데이타 전송을 받을때 데이타의 에러율이 높고, 이러한 오류 데이타를 받게 되면 리시버에서는 오동작을 하게 되는 단점이 생긴다.However, when the noise impulse is input to the external connection terminal, the error rate of the data is high when receiving data transmission from the transmitter, and when such error data is received, the receiver malfunctions.

그러므로 이 발명의 목적은 종래의 단점을 해결하기 위한 것으로 적정 주파수 이내에 데이타를 3번 반복해서 입력되게 하고 3번의 데이타 입력중 2개 이상의 데이타로 입력 데이타를 판별하여 전송 데이타의 저장부에 저장함으로써 전송 데이타의 에러율을 현저히 낮출 수 있어 오류 데이타의 전송을 방지하고자 하는데 있다.Therefore, an object of the present invention is to solve the disadvantages of the conventional art by repeatedly inputting data within an appropriate frequency three times, and determining the input data by two or more data out of three data inputs and storing the data in the transmission data storage unit. The error rate of the data can be significantly lowered to prevent the transmission of error data.

상기 목적을 달성하고자 하는 이 발명의 구성은, 범용 비동기 송수신기(UART) 리시버의 전체적인 동작을 제어하는 제어부와; 외부 입력 단자의 클럭(RX CLK)을 16번 까지 계수하는 장치인 16진 카운터와; 16진 카운트의 출력을 받아 디코딩하는 디코더와; 외부 입력 데이타들을 받아 플립플롭의 데이타로 입력되어 비교기에서 장상상태 인가를 판단하는 전송 데이타 비교부와; 최종 결정된 데이타를 입력하여 저장하는 전송 데이타 전장부로 이루어진다.The configuration of the present invention to achieve the above object, the control unit for controlling the overall operation of the universal asynchronous transceiver (UART) receiver; A hexadecimal counter which is a device for counting the clock RX CLK of the external input terminal up to 16 times; A decoder that receives and decodes the output of the hexadecimal count; A transmission data comparator which receives external input data and inputs data of a flip-flop to determine whether the comparator is in an abnormal state; It consists of a transmission data electronic part that inputs and stores the final determined data.

상기 구성에 의하여 이 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 설명하면 다음과 같다.When described with reference to the accompanying drawings the most preferred embodiment which can easily implement this invention by the above configuration as follows.

제1도는 이 발명의 실시예에 따른 범용 비동기 송수신기 리시버의 회로도이다.1 is a circuit diagram of a general purpose asynchronous transceiver receiver according to an embodiment of the present invention.

제1도에 도시되어 있듯이 이 발명의 실시에에 따른 범용 비동기 송수신기 리시버 회로의 구성은, 외부 연결 단자에서의 데이타(RXD)가 입력시 동작 준비 상태를 만들기 위해 16진 카운터(5)로 리셋(RESET)신호를 보내어 카운터를 시작하게 하고 전송데이타를 저장하고 난후 동작을 스톱시키는 등 범용 비동기 송수신비(UART) 리시버의 전체적인 동작을 제어하는 제어부와(1)와; 외부 입력 단자의 클럭(RX CLK)을 받고 제어부(1)에서 보낸 리셋 신호를 받아 0부터 15까지 16진 카운터를 시작하고 그 신호를 디코더부(4)로 보내는 장치인 16진 카운터(5)와; 계속 발생하고 있는 외부 입력 단자에 의한 클럭 신호(RXCLK)를 16진 카운터(5)가 계수하는 가운데 그중 8번째, 9번째, 10번째 시간에 각가 전송데이타 비교부(2)내의 3개의 플립플롭 클럭으로 신호를 보내는 디코더부(4)와; 외부 입력 데이타(RXD)를 디코더부(4)로 부터 나온 신호로 동일 데이타를 3번 반복하여 3개의 플립플롭에 저장, 비교기로 보내어 정상 상태인가를 판단하는 전송 데이타 비교부(2)와; 전송 데이타 비교부(2)에서 비교하고 난뒤의 최종 결정된 데이타(RXDP)를 입력하여 저장하는 전송 데이타 저장부(3)로 이루어진다.As shown in FIG. 1, the configuration of the general-purpose asynchronous transceiver receiver circuit according to the embodiment of the present invention is reset to the hexadecimal counter 5 in order to make the data RXD at the external connection terminal ready for operation upon input. A control unit (1) for controlling the overall operation of the universal asynchronous transmit / receive ratio (UART) receiver, such as sending a RESET) signal to start a counter, storing transmission data, and then stopping the operation; Hexadecimal counter 5, which is a device that receives the clock (RX CLK) of the external input terminal and receives the reset signal sent from the control unit 1, starts the hexadecimal counter from 0 to 15 and sends the signal to the decoder unit 4. ; The hexadecimal counter 5 counts the clock signal RXCLK, which is continuously generated, by the hexadecimal counter 5, and at the eighth, ninth, and tenth time, three flip-flop clocks in the respective transfer data comparison sections 2 are provided. A decoder 4 for sending a signal to the receiver; A transmission data comparator 2 for determining whether the external input data RXD is the normal state by repeating the same data three times with a signal from the decoder 4 and storing the same data in three flip-flops and sending them to a comparator; It consists of the transmission data storage part 3 which inputs and stores the last-determined data RXDP after comparing in the transmission data comparison part 2, and is stored.

외부 입력단자의 클럭(RXCLK)은 범용 비동기 송수신기 리시버의 동작시 계속 498.07 KHz로서 계속 입력되고 16진 카운터(5) 에서는 498.07 KHz 를 16으로 나누어 실제 데이타 리시버 클럭인 31.129 KHz 단위로 전송 데이타를 받을수 있도록 하였다.The external input clock (RXCLK) is continuously input as 498.07 KHz during operation of the general purpose asynchronous transceiver receiver, and the hexadecimal counter (5) divides 498.07 KHz by 16 to receive the transmission data in units of 31.129 KHz, which is the actual data receiver clock. It was.

제2도는 이 발명의 실시예에 따른 범용 비동기 송수신기의 전용 데이타의 배열도로서, 전송데이타 8비트 앞부분과 뒷부분에 스타트 비트 및 스톱 비트를 추가하여 동작의 시작점 및 종료를 표시하고 데이타의 에러체크를 하는 것을 나타낸 것이다.2 is an arrangement diagram of dedicated data of a general-purpose asynchronous transceiver according to an embodiment of the present invention. The start and stop bits are added to the front and the rear of the 8-bit transmission data to indicate the start and end of the operation, and to check the error of the data. It is shown.

상기 수성에 의한 이 발명의 실시예에 따른 범용 비동기 송수신기 리시버 회로의 동작은 다음과 같다.The operation of the general purpose asynchronous transceiver receiver circuit according to the embodiment of the present invention by the above water is as follows.

먼저 범용 비동기 송수신기 리시버의 회로에 전원이 인가되면, 도시하지 않은 외부 전송기로 부터 스타트비트, 스톱비트, 전송 8비트로 구성된 데이타는 제어부(1)와 전송 데이타 비교부(2)의 3개의 플립플롭으로 동시에 입력된다.First, when power is applied to the circuit of the general purpose asynchronous transceiver receiver, data consisting of start bits, stop bits, and transmission 8 bits from an external transmitter (not shown) is transferred to the three flip-flops of the control unit 1 and the transmission data comparison unit 2. It is input at the same time.

또한 외부 입력 단자의 클럭(RXCLK)은 계속 16진 카운터로 입력되고 있는 상태에서 16진 카운터(5)가 데이타를 받아들이지 않을때는 제어부(1)의 리셋신호에 의해 초기화 상태가 되어 카운터의 동작을 멈추고 있는 상태이며, 이 상태에서 외부 입력 데이타의 스타트비트가 입력되면 제어부(1)는 리세트신호의 송신을 중지하여 16진 카운터(5)가 0부터 계수를 시작한다.In addition, when the hexadecimal counter 5 does not receive data while the clock RXCLK of the external input terminal continues to be inputted, it is initialized by the reset signal of the controller 1 to stop the counter operation. In this state, when the start bit of the external input data is input, the control unit 1 stops transmitting the reset signal, and the hexadecimal counter 5 starts counting from zero.

외부 입력 단자의 클럭(RXCLK)을 데이타 전송 클럭보다 빠르게 하여 16진 카운터(5)로 출력하며, 16진 카운터(5)의 출력은 디코더부(4)로 입력되어 16진 카운터(5)의 16가지의 상태중 7, 8, 9, A, B, C, D의 6개 상태를 디코딩하여 각각 PH7, PH8, PH9, PHA, PHB, PHC, PHD 를 출력하게 된다.The clock (RXCLK) of the external input terminal is faster than the data transfer clock and output to the hexadecimal counter (5). The output of the hexadecimal counter (5) is input to the decoder unit (4) and 16 of the hexadecimal counter (5). It decodes 6 states of 7, 8, 9, A, B, C, and D out of the branches, and outputs PH7, PH8, PH9, PHA, PHB, PHC, and PHD, respectively.

디코더부(4)에서는 그중 PH7, PH8, PH9을 전송 데이타 비교부(2)내의 플립플롭의 클럭으로 보내고 31.129 KHz 이내의 데이타를 3번 반복하여 외부입력 데이타(RXD)와 함께 플립플롭 3개에 저장한다.The decoder unit 4 sends PH7, PH8, and PH9 to the clock of the flip-flop in the transmission data comparison unit 2, and repeats data within 31.129 KHz three times to the three flip-flops together with the external input data RXD. Save it.

3개의 플립플롭과 비교기를 거쳐 3번의 데이타의 입력중 2개 이상의 동일 데이타로 입력 데이타를 판별하는 리시브된 데이타(RXD)는 최종 결정된 데이타(RXDP)가 된다.Received data RXD, which determines input data from two or more pieces of identical data among three data inputs through three flip-flops and a comparator, becomes the final determined data RXDP.

이 최종 결정된 데이타(RXDP)는 전송 데이타 저장부(3)로 입력되어 디코더부(4)에서 나온 PHB(11번째 디코딩값)의 신호에 의해 8 비트의 에러가 없는 데이타를 뽑아내어 저장된다.The final data RXDP is input to the transmission data storage section 3, and 8-bit error-free data is extracted by the signal of the PHB (11th decoding value) from the decoder section 4, and stored.

비교하고 난뒤의 최종 결정 데이타(RXDP)가 정상적이 아닌 노이즈에 의한 임펄스(IMPULSE)성 스타트비트가 입력될 때, 제어부(1)에서는 에러 첵크하는 상태(PHA:11번째 디코딩값)에서 리셋 신호를 출력시킨 16진 카운터(5)의 동작을 멈추게 한다.When the final decision data (RXDP) after comparison is input to the impulse start bit due to noise that is not normal, the control section 1 resets the reset signal in the error check state (PHA: 11th decoding value). The operation of the output hexadecimal counter 5 is stopped.

또한 스타트비트 및 데이타 8 비트, 스톱비트의 총 10비트의 전소이 완료되면 전송 데이타 저장부(3)의 10번째 레지스터 값인 스타트비트가 디코더부(4)에서 나온 PHD(14번째 디코딩값)의 신호에 의해 출력되어 출력신호가 제어부(1)로 입력되어지는데, 그러면 제어부(1)는 다시 리세트신호(RESET SIGNAL)를 출력시켜 16진 카운터(5)를 멈추게 하고 데이타의 리시브(RECEIVE)를 마치게 되는 범용 비동기 송수신기 리시버 회로의 동작이 이루어진다.When the start bit, 8 bits of the data, and 10 bits of the stop bit have been burned, the start bit, which is the tenth register value of the transmission data storage unit 3, is added to the PHD (14th decoding value) signal from the decoder unit 4. Output signal is inputted to the control unit 1, and then the control unit 1 outputs the reset signal RESET SIGNAL again to stop the hexadecimal counter 5 and finish receiving the data. The operation of the general purpose asynchronous transceiver receiver circuit is achieved.

본 발명의 효과는, 전송기로부터 정상적인 외부 입력 데이타가 아닌 노이즈에 의한 임펄스성 데이타가 입력될 때 제어부에서 리셋신호를 보내어 리시버 회로의 동작을 멈추게 하여 오류 데이타의 전송을 방지할 수 있고, 전송 데이타 비교부에서 전송된 데이타를 비교하여 전송 에러율을 낮출 수 있다.Advantageous Effects of the Invention The present invention can prevent transmission of error data by stopping the operation of the receiver circuit by sending a reset signal when a control unit sends a reset signal when noise impulse data is input from the transmitter instead of normal external input data. The transmission error rate can be lowered by comparing the data transmitted from each other.

Claims (5)

범용 비동시 송수신비(UART) 리시버의 전체적인 동작을 제어하는 제어부와; 외부 입력 단자의 클럭(RX CLK)을 16번까지 계수하는 장치인 16진 카운터와; 16진 카운터의 출력을 받아 디코딩하는 디코더와; 외부 입력 데이타들을 받아 플립플롭의 데이타로 입력되어 비교기에서 정상상태 인가를 판단하는 전송 데이타 비교부와; 최종 결정된 데이타를 입력하여 저장하는 전송 데이타 저장부로 이루어지는 것을 특징으로 하는 범용 비동기 송수신기 리시버 회로.A control unit controlling the overall operation of the universal asynchronous transmission / reception ratio (UART) receiver; A hexadecimal counter which is a device for counting the clock RX CLK of the external input terminal up to 16 times; A decoder that receives and decodes the output of the hexadecimal counter; A transmission data comparator which receives external input data and inputs data as flip-flop data to determine whether the comparator is in a steady state; A general-purpose asynchronous transceiver receiver circuit comprising a transmission data storage unit for inputting and storing finally determined data. 상기한 제어부는 외부 연결 단자에서의 데이타(RXD)가 입력시 동작 준비 상태를 만들기 위해 16진 카운터 리셋 (RESET)신호를 보내어 카운터를 시작하게 하고 전송 데이타를 저장하고 노이즈에 의한 임펄스성 데이타의 입력시 동작을 스톱시키는 것을 특징으로 하는 범용 비동기 송수신기 리시버회로.The control unit sends a hexadecimal counter reset signal to start the counter to make the operation ready state when the data RXD at the external connection terminal is input, stores the transmission data and inputs the impulsive data by noise. A general-purpose asynchronous transceiver receiver circuit for stopping operation during operation. 상기한 디코더는 계속 발생하고 있는 외부 입력 단자에 의한 클럭 신호(RXCLK)를 16진 카운터가 계수하는 가운데 그중 8번째, 9번째, 10번째 시간에 각각 전송 데이타 비교부내의 3개의 플립플롭으로 신호를 보내는 것을 특징으로 하는 범용 비동기 송수신기 리시버 회로.The decoder counts clock signals (RXCLK) generated by external input terminals, which are continuously generated, and sends signals to three flip-flops in the transmission data comparison section at the eighth, ninth, and tenth time, respectively. A general purpose asynchronous transceiver receiver circuit for sending. 제1항에 있어서, 상기한 전송 데이타 비교부는 외부 입력 데이타(RXD)를 디코더로 부터 나온 신호로 동일 데이타를 3번 반복하여 3개의 플립플롭의 데이타로 저장하는 것을 특징으로 하는 범용 비동기 송수신기 리시버 회로.The universal asynchronous transceiver receiver circuit of claim 1, wherein the transmission data comparator stores external input data RXD as a signal from a decoder and repeats the same data three times as data of three flip-flops. . 상기한 16진 카운터는 외부 입력 단자에 의한 클럭 신호(RXCLK)를 데이타 전송 클럭보다 빠르게 받고 제어부에서 보낸 리셋 신호를 받아 0부터 15까지 16진 카운터를 시작하고 그 신호를 디코더로 보내는 것을 특징으로 하는 범용 비동기 송수신기 리시버 회로.The hexadecimal counter receives the clock signal RXCLK by an external input terminal faster than the data transmission clock, receives the reset signal sent from the controller, starts the hexadecimal counter from 0 to 15, and sends the signal to the decoder. General purpose asynchronous transceiver receiver circuit.
KR1019950000542A 1995-01-13 1995-01-13 Universal asynchronous transceiver circuit KR0139343B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950000542A KR0139343B1 (en) 1995-01-13 1995-01-13 Universal asynchronous transceiver circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950000542A KR0139343B1 (en) 1995-01-13 1995-01-13 Universal asynchronous transceiver circuit

Publications (2)

Publication Number Publication Date
KR960030592A KR960030592A (en) 1996-08-17
KR0139343B1 true KR0139343B1 (en) 1998-07-01

Family

ID=19406723

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950000542A KR0139343B1 (en) 1995-01-13 1995-01-13 Universal asynchronous transceiver circuit

Country Status (1)

Country Link
KR (1) KR0139343B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101338542B1 (en) * 2012-06-26 2014-01-03 세종대학교산학협력단 Device and method for reading asynchronous data

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101338542B1 (en) * 2012-06-26 2014-01-03 세종대학교산학협력단 Device and method for reading asynchronous data

Also Published As

Publication number Publication date
KR960030592A (en) 1996-08-17

Similar Documents

Publication Publication Date Title
JPH0459819B2 (en)
US3611298A (en) Data transmission system
KR0139343B1 (en) Universal asynchronous transceiver circuit
US4225752A (en) High speed, low noise digital data communication system
US4509164A (en) Microprocessor based digital to digital converting dataset
US6044421A (en) Communication system using a transmitted delimiting signal for indicating breaks in a data signal and when consecutive bits in the data signal are of equal level
EP0232315A1 (en) Asynchronous addressable electronic key telephone system
US5701296A (en) Reliable burst signal detecting apparatus
WO2004068814A1 (en) Start-stop synchronization serial communication circuit and semiconductor integrated circuit having start-stop synchronization serial communication circuit
US4333176A (en) Data extraction means for use in a data transmission system
US4271510A (en) Shift-register transmitter for use in a high speed, low noise digital data communication system
US6662238B1 (en) Integrated modem and line-isolation circuitry with command mode and data mode control and associated method
US4044206A (en) Digital decoder for multiple frequency telephone signalling
US4229623A (en) Receiving means for use in a high speed, low noise digital data communication system
JPH11509658A (en) Extended chip select reset device and method
EP0479607A2 (en) Method and arrangement for detecting framing bit sequence in digital data communications system
US6885217B2 (en) Data transfer control circuitry including FIFO buffers
JPS63164554A (en) Automatic recognizing system for data speed
KR0128896B1 (en) Apparatus of remote transeiver with cascade connection
US5870437A (en) Apparatus and method for detecting end of serial bit stream
KR920000388B1 (en) Apparatus detecting collision between data transmission
KR920004806Y1 (en) Noise eliminating circuit in serial data transmission system
US20030002589A1 (en) Serial communication circuit and serial transmitting and receiving system
KR960009533B1 (en) Apparatus for receiving data from multi-port control system
KR940006657Y1 (en) Selecting circuit of information i/o

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080303

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee