KR0137430B1 - 소자분리 영역을 가지는 반도체 장치 및 그 제조방법 - Google Patents

소자분리 영역을 가지는 반도체 장치 및 그 제조방법

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KR0137430B1
KR0137430B1 KR1019940015529A KR19940015529A KR0137430B1 KR 0137430 B1 KR0137430 B1 KR 0137430B1 KR 1019940015529 A KR1019940015529 A KR 1019940015529A KR 19940015529 A KR19940015529 A KR 19940015529A KR 0137430 B1 KR0137430 B1 KR 0137430B1
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마코토 오가사와라
히로오 마스다
쥰 무라타
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취체역 가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
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Abstract

반도체 기판상에 형성되는 회로소자분리 영역의 폭과소자 영역의 폭은, 분리영역의 형성을 위한 열산화에 의한 발생을 방지하는 조건을 만족하도록 결정된다.
반도체기판, 반도체 기판내의 소자형성 영역상에 형성되며, 0.1-125㎛ 사이의 폭을 가지는 복수의 회로영역, 반도체 기판상에서 복수의 회로영역을 서로 분리 하도록 형성되며 0.05에서 2.5㎛ 사이폭을 가지는 소자분리 영역을 가지고 소자분리 영역의 폭과 소자분리 영역에 인접하는 복수의 회로 영역의 폭과의 비가 2에서 50까지의 값을 가지는 반도체 장치를 제조할 수 있다.
반도체 장치를 설계하는 방법은, 반도체 기판의 표면에 형성된 패드 산화막의 막두께 및 상기 패드 산화막상에 형성된 질화막의 두께를 측정하는 스텝과,
질화막의 내부응력을 측정하는 스텝, 반도체 기판상에 형성된 소자형성 영역의 폭 및 소자 형성 영역에 인접하는 소자분리 영역의 폭을 측정하는 스텝, 패드산화막 상에 형성된 질화막 중 소자분리 영역상에 있는 부분을 에칭하는 것에 반도체 기판내에 형성된 홈의 깊이를 측정하는 스텝, 두께, 폭, 깊이 및 내부응력을 이용해서 응력해석을 행해서 열산화에 의해 전이 발생이 일어나는 전이 발생 임계 응력을 넘는 영역을 소자형성 영역의 폭 및 소자분리 영역의 폭을 파라메터로 해서 나타낸 응력 분포 차트를 작성하는 스텝과, 응력분포 차트를 사용해서 이전발생이 생기지 않는 소자형성 영역의 폭과 소자분리 영역의 폭의 값을 반도체기판의 설계에 즈음해서 설정하는 스텝을 가진다.
소자분리 영역을 반도체기판 표면에 형성된 패드산화막 및 패드 산화막상에 형성된 질화막 중 소자분리 영역상에 있는 부분을 에칭하는 것에 의해 반도체 기판내에 형성된 홈에 있어서, 반도체 기판상의 패드 산화막의 위치에서 측정된 홈의 깊이는 0에서 10nm사이의 값을 갖는다.

Description

소자분리 영역을 가지는 반도체 장치 및 그 제조방법
제 1 도는 3차원 LOCOS 형상의 모식도,
제 2A, 2B 도는 본 발명의 실시예에 관한 홈형성시의 응력증가 상황의 해석예를 나타내는 설명도,
제 3A, 3B 도는 본 발명의 실시예에 관한 발생응력의 L/S 칫수 의존성의 해석예를 나타내는 설명도,
제 4 도는 본 발명의 실시예에 관한 설계차트,
제 5 도는 본 발명의 실시예에 관한 공정단면 칫수를 나타내는 단면 모식도,
제 6 도는 본 발명의 실시예에 관한 소자분리 영역 형성의 평면도,
제 7 도는 제6도의 A-A'선 단면도,
제 8 도는 제6도의 B-B'선 단면도,
제 9 도는 제6도의 C-C'선 단면도,
제 10 도는 본 발명의 실시예에 관한 소자 형성 영역 혹은 소자분리 영역 폭 칫수 결정 방법 플로워도,
제 11 도는 본 발명의 실시예에 관한 홈 형성후의 반도체 장치 단면구조를 나타내는 모식도,
제 12 도는 본 발명의 실시예에 관한 패드산화막후퇴량과 홈단부 근방 최대 응력과의 관계를 설명하는 특성도,
제 13 도는 본 발명의 실시예에 관한 패드산화막의 후퇴후의 장치 단면구조를 나타내는 모식도,
제 14 도는 본 발명의 실시예에 관한 홈형성 깊이를 고려한 소자형성 영역 혹은 소자분리 영역 폭 칫수 결정 방법 플로워드,
제 15 도는 본 발명의 실시예에 관한 소자분리 영역 형성 예를 나타내는 반도체의 결정구조의 현미경 사진,
제 16 도는 반도체 메모리 디바이스증의 주변회로에서 S 칫수와 L칫수를 나타내는 도면,
제 17 도는 응력해석의 스텝을 나타내는 도면,
제 18 도는 응력 해석에 이용되는 점탄성 모델을 나타내는 도면,
제 19A- 19C 도는 응력분포 챠트를 나타내는 도면,
제 20A - 20B 도는 설계 차트를 나타내는 도면,
제 21 도는 응력해석을 이용한 반도체의 설계와 제조공정을 나타내는 도면이다.
*도면의 주요부호의 설명*
1 ... 반도체 기판,2 ... 소자분리용 열산화막,
3 ... 패드 산화막,4 ... 질화규소막,
tP... 패드산화막의 두께,100 ... 실리콘단결정,
tn... 질화막두께,3 ... 패드산화막,
D ... 실리콘 기판의 오버에치깊이.
본 발명은 반도체 메모리 장치에 대표되는 반도체 장치와 그 제조방법 및 설계 수법에 관한 것으로, 특히 고집적 반도체 장치에 적합한 반도체 장치와 그 제조방법 및 그 제조수법에 관한 것이다.
고집적 반도체 장치의 개발에서는 인접한 소자형성 영역을 전기적으로 절연분리하는 소자분리 영역을 어떻게 작게 만드는가가 중요한 과제로 되어 있다.
이 소자분리 영역의 형성에는 열산화막이 일반적으로 잘 이용되고 있다. 열산화막을 국소적으로 형성하기 위해서는 소자형성 영역 표면에 질화규소막을 퇴적한 후에 열산화막 반응을 진행시킨다. 이 열산화 반응은 산화종 즉 산소 또는 수증기의 확산과 산화막/반도체 기판계면에서 반응으로 진행한다.
산화종의 확산을 3차원으로 진행하기 때문에 산화막을 형성하고 싶지 않는 질화규소막 하측에서도 진행해버린다. 이 질화규소막아래의 산화막의 성장 형상은 새의 부리모양으로 되기 때문에 버지비크라고 부른다. 이 비즈비크의 성장은 소자형성 영역의 면적을 삭감해 버리기 때문에 성장을 억제하는 것이 고집적화를 위해 중요한 과제로 된다.
이 버즈비크 성장을 억제하기 위해서 종래, 질화 규소막 단부 근방의 반도체 기판에 홈을 형성하고 그 홈내벽을 산화하는 것에 의해 소자분리 영역을 형성한다는 기술이 발명되어 있다. 그 구체적인 방법은 예를들면 일본특허 공개 3-96249호 공보, 일본특허 공개 4-127433호 공보에 개시되어 있다.
산화방지막으로 해서 사용되고 있는 질화규소막은 일반적으로 큰 내부 응역을 가지고 있다. 이때문에, 반도체 기판 표면 근방에도 높은 응력이 발생하여 결정의 슬립(slip)면 방향(si 결정의 경우는 (111) 결정면) 전단 응력성분(분해 전단응력 성분)이 한계치 이상으로 되면 전위가 발생해 버려 소자의 전기특성을 현저하게 열화시켜 버린다.
특히 열산화공정이 실시된 1000℃ 근방에서는 반도체 기판의 강도가 실온근방과 비교하면 현저하게 저하해 버리기 때문에 전위가 발생하기 쉬운 상황이어서 응력의 제어가 중요한 과제로 된다.
통상의 열산화 공정에서는 질화규소막의 내부 응력에서 반도체 기판을 보호하는 것을 목적으로 해서 엷은 열산화막(패드 산화막으로 이후 칭한다)을 반도체 기판표면에 형성한뒤에 질화 규소막을 퇴적한다. 이 패드 산화막의 막두께를 제어하는 것으로 질화규소막단하부의 반도체기판에 발생하는 전단 응력의 값을 전위 발생한계 이하로 억제할 수 있고, 전위 발생을 방지하는 것이 가능하게 된다.
그러나, 버즈피크의 성장을 억제하는 것을 목적으로 기판표면에 홈을 형성하면, 기판 표면 근방에 발생하는 응력장이 변화해버린다. 일반적으로 분해전단응력의 값이 형성된 홈의 깊이에 응해서 증가해버린다.
이 기판 표면에 형성된 홈이 깊이와 발생응력의 관계의 해석예를 제2A, 2B도에 나타낸다. 제2B도의 횡축은 홈깊이(즉 기판 오버에치량D), 종축은 최대 응력(즉 마스크단 최대응력)이다.
또한, 종축은 홈형성전의 응력값으로 귀격화되어 있다. 홈을 형성하는 것에 의해 발생응력이 증가하는 것을 알 수 있다. 이것은 홈형성전에 질화규소막 만으로 응력 집중장이 발생해 있으나, 응력 집중장이 형성된 홈하단부에도 발생해서 이 2개의 응력 집중장의 상호간섭에 의해 홈축벽에서 슬립면 방향의 분해 전단응력 성분이 증가하게 된다.
이 경우, 홈을 형성하기전의 응력값이 전위발생한계치 이하에서도 홈형성에 따른 발생응력이 전위 발생 한계치를 넘어버리는 경우가 있다. 또, 이 응력증가 현상에는 후에 기술하는 바와 같은 패턴 칫수 의존성이 있다. 따라서, 반도체 기판 표면에 홈을 형성하는 경우에는 증가된 응력이 전위 발생 한계치를 넘지 않도록 대책을 세울 필요가 있다.
본 발명의 목적은, 반도체 기판 표면에 홈을 형성하는 경우(특히 열산화 공정에서)에 발생 응력이 전위 발생한계 이하로 되는 것과 같은 장치 혹은 홈형성 방법을 제공하는 것이다.
또 본 발명의 다른 목적은 반도체 제조공정에서 열산화 공정으로 결정결함이 발생하지 않는 반도체 장치 구조 및 그 제조방법과 설계 수법을 제공하는 것이다.
또한, 전위 발생 한계 응력과는 응력치가 그 값을 넘으면 실리콘 단결정내에 전위가 발생하는 응력의 값이다. 여기에서 사용되는 응력들은 실리콘단결정(111)이 슬립면 방향의 전단 응력이 사용되며, 일반적으로 분해 전단 응력으로 불리운다.
이 응력치는 결정의 제조방법과 불순물농도 혹은 온도로 변화하기 때문에, 실제로 사용하는 재질 혹은 온도에 대응된 값을 사용하지 않으면 안된다.
본 발명을 상기 목적을 달성하기 위하여 소자형성 영역과 그 소자형성 영역에 인접한 소자 분리 영역의 폭 칫수의 비가 발생응력이 전위발생한계치 이하로 되도록 규정된 값이하를 유지하도록 구조 칫수를 규정한 것이다.
소자형성 영역 폭(L) 칫수가 규정된 경우에는, 그 소자형성 영역을 에워싼 소자분리 영역폭(S) 칫수를(L/S)의 값이 소정의 값이하로 되도록 S칫수를 충분히 크게 취하거나 혹은 S칫수의 최소값이 규정되어 있는 경우에는 그 소자분리 영역에 인접된 소자형성 영역의 폭(L) 칫수를 (L/S)의 값이 소정의 값이하로 되도록 작게 하기 위해, 소자형성 영역을 작게 하던가 혹은 분할하는 것으로 (L/S)의 값이 소정값 이하로 되도록 구조설계를 행한다.
구조설계는 유한 요소법을 사용한 응력 해석을 행하는 것으로 실시가능하고, 응력 해석(예측) 값이 전위발생 한계 응력보다도 작게 되도록 L혹은 S칫수를 규정한다.
일반적으로 반도체 소자 예를 들면 메모리소자는 제16도에 나타난 바와같이 메모리부와 주변회로부로 구성된다. 메모리부는 1㎛정도의 미소이고 동일 형상의 소자형성 영역이 소자 분리 영역을 끼우고 주기적으로 배열되어 있다. 이 메모리부에서는 L, S의 값은 모두 1㎛정도 또는 그것 이하의 값으로 되는 것이 많다.
한편, 주변회로부에서는 큰 소자형성 영역이 소자분리 영역을 끼우고 배열되어 있다. 이 경우, 인접한 소자형성 영역의 형상은 반드시 동일하지 않다. 본 발명에서 기술되어 있는 L, S는 인접한 소자형성 영역의 S값이 가장 최소로 되는 방향, 즉, 소자형성 영역이 긴변 또는 단변 칫수로 나타내며 대각선 방향은 사용하지 않는다(예를 들면 제16도의 L1, L2, 또는 S1, S2, S3, S4) 주변회로부에서는 L은 수 ㎛ 이상으로 되는 것이 많으나, S는 메모리부와 동등인 것이 많기 때문에, 일반적으로 응력값은 메모리부 보다도 주변회로부에서 높게 된다.
발생 응력의 값은 질화규소막의 내부 응력 및 두께, 패드 산화막 두께, 홈형성 깊이 및 L/S 칫수에 따라서 다르다. 질화규소막의 내부 응력은 실리콘 기판의 휨 변형 거동에서 측정 가능하고, 패드산화막두께도 측정할 수 있다.
홈형성 깊이 및 L/S 칫수는 설계치로해서 주어진 것이 있으므로서, 구조해석이 가능하게 된다. 해석은 홈형성 깊이를 소정의 값으로 고정해서 L/S칫수를 규정해서도 지장이 없게해, L/S 칫수에서 홈 형성 깊이 및 형상을 규정해도 지장없다.
질화규소막의 내부 응력은 제조공정에서 상기 측정해도 지장없으나, 데이터베이스로해서 보관된 값은 사용해서도 지장없다. 질화규소막의 두께도 상시 측정해도 지장없는 막제작 조건에서 결정되는 값을 데이터베이스화하여, 그 값을 사용해도 지장없다.
또 그위에 패드산호막두께에 대해서도 상시 측정된 값을 사용해도 지장없으나, 막형성조건으로 결정되는 설계(예측)치를 데이터베이스로 해서 사용해도 지장없다.
홈형성 깊이는 에칭조건으로 규정되었으나, 작용의 항으로 기술된 바와 같이 nm오더의 칫수변화로 응력값이 크게 변화하는 경우가 있으므로서, 상시 측정값을 사용하는 것이 바람직하나 에칭조건으로 예측된 값을 데이터베이스화하여 그값을 사용해도 지장없다.
구조해석은 제조건의 설계 단계로 행해도 좋고, 제조과정에서 측정값을 얻을 때마다 다음 제조공정에서 칫수규정을 행하도 좋다. 해석결과로 해서 얻어진 응력값은 반도체기판의 강도 데이터와 비교되어, 발생(예측)응력값이 강도를 넘지 않도록 설계 L, S 칫수를 조정하기도 해서 형성홈 형상을 조정한다.
또한, 해석치와 비교되는 강도 데이터는 실험 데이터 베이스에도 지장이 없고, 과거의 불량데이터(전위 발생사례)에서 해석치와 비교검토된 경험치를 사용해도 지장없다.
산화 프로세스조건, 예를들면 질화규소막의 두께 및 내부응력, 패드산화 막두께, 홈형상등이 고정되어 있는 경우에는 미리 L, S 길이에 응해서 발생응력을 해석하는 것이 가능하게 된다. 이 경우에는 전위가 발생하는 것이 예측되는 L, S 칫수 영역이 명확하게 되므로서, 사전에 전위발생영역을 나타내는 설계차트의 제작을 행하여 설계단계에서 이 차트상의 위험영역을 피하도록 L, S 칫수를 선택결정하는 것도 가능하다.
이하 본발명의 특징에 따른 카테고리 별로 설명한다.
본 발명에 의한 반도체 메모리장치는 반도체 기판상에, 기억부분과 주변회로 부분을 형성하여, 각각의 부분이 열산화막을 주구성 재료로 한 소자분리 영역과 소자형성 영역을 구비해서 구성 되는 것에 있어서, 상기 주변회로 부분에서 인접한 소자분리 영역 폭 칫수(S)와 소장형성 영역 폭 칫수(L)와의 비 L/S의 값이 반도체 메모리 장치 내부의 전위발생 임계 응력값으로 규정되는 상한값 이하로 하고, S는 0.1㎛ 이상이다.
또한, S가 크게 되면, 상한값이 내려간다. S의 하한을 0.1㎛ 이상으로 한것은 1기 DRAM 최소가공칫수 한계를 고려한 것이다(이하 같다). 만약 S의 하한을 0으로 하면, 소자분리 영역이 없게되어 버린다. 여기에서, 주변회로부분들은 메모리장치에서 데이터를 기억하지 않는곳을 말한다(이하 같음). 이 주변회로 부분은 전류용량을 크게 하는 데에 L을 극력 크게 하고 싶다는 요구와 그것과는 역으로 칩사이즈 전체를 작게하고 싶다는 요구 쌍방에 답하도록 배치할 필요가 있다.
상기 주변회로부분에서 인접한 소자분리 영역 칫수 S와 소자형성 영역폭 칫수 L과의 비 L/S의 값이 50 이하이고 또 S는 0.1㎛이상이다. 50에 대해서는 제4도 참조.
상기 주변회로 부분에서 인접한 소자분리 영역 폭 칫수 S와 소자형성 영역 폭 칫수 L과의 비 L/S의 값이 2 이상이다. 원래 메모리는 극력 최소가공 칫수로 하고 싶다. 그러므로, 종래는 S 가 예를들면 1㎛로 가공할 수 있다면, 굳이 L을 2㎛로 할 필연성이 없다. 이것에 대해 본 발명에서는 S를 작게해서도 전이 발생이 방지되도록 L/S의 값을 2 이상으로 하는 것을 제안하는 것이다.
주변회로부분에서 소자형성 영역을 둘러싸여진 열산화화막을 주구성 재료로한 소자분리영역의 폭 칫수가 소자형성 영역의 폭 칫수와 반도체 메모리 장치 내부의 전위 발생한계 응력값의 관계로서 규정되는 하한치 이상이다.
주변회로 부분에서 소자형성 영역을 둘러싼 열산화막을 주구성재료로한 소자분리 영역의 폭 칫수가 0.1㎛이상인 것이 바람직하다.
주변회로 부분에서 소자 형성영역을 둘러싼 열산화막을 주구성재료로한 소자분리 영역으로서 에워싸여진 소자형성 영역의 폭 칫수가 인접한 소자분리 영역의 폭 칫수와 반도체 메모리 장치 내부의 전위 발생한계 응력값의 관계에서 규정된 상한값이 이하이다.
주변회로부분에서 소자형성 영역을 둘러싼 열산화막을 주구성재료로한 소자분리 영역으로 싸여진 소자형성 영역의 폭 칫수가 5㎛ 이하인 것이 바람직하다.
여기에서 폭 L의 소자 영역에 인접한 분리영역은 폭L의 주위에 존재하나, 짧은 쪽이 것의 S를 채용해야 한다. 소자형성 영역의 대각선상에 존재하는 S폭은 고려에 넣지 않는다. 소자형성 영역을 에워싼 가장 짧은 칫수로 결정되기 때문이다.
또한, 질화규소막은 열산화의 전에 소자형성 영역상에 산화방지를 위해 형성되어 있는 막이고 후공정에서 제거될 대상이다.
본 발명의 응력 해서 방법에 있어서는 질화규소막의 내부 응력 및 두께, 패드 산화막의 두께 및 소자분리 형성 영역에 형성 되는 홈의 깊이 및 그 소자분리 영역 폭 칫수와 그 소자분리 영역의 인접하는 소자형성 영역의 폭 칫수에서 홈형성 영역 근방에 발생하는 응력을 수치해석 수법을 사용해서 해석한다. 여기에서 수치해석 수법을 유한 요소법으로 하는 것이 바람직하다(이하 같음).
산화 응력 해석의 플로워의 개요를 제17도에 나타낸다.
초기 기판(웨이퍼)상에 패드 산화막을 열산화법으로 형성(71)하고 그 위에 질화규소막을 CVD법(72)으로 퇴적한다. 이때, 응력해석에는 질화규소막의 내부응력(σi)도 고려한다. 다음에 소자분리 영역과 소자형성 영역의 칫수 S, L에 응해서 패턴닝(73)을 행하는 경우의 응력 변동을 해석한다. 이 경우에는 에칭 가공시에 생기는 기판의 오버에칭 깊이(D)도 고려해서 해석을 행한다. 이 상태가 산화의 초기형상으로 된다. 이후 산화온도까지 전체가 승온(74)이 된 경우의 열응력 해석을 경유해서, 산화 응력 해석(75)을 행한다.
응력해석에 사용하는 점탄성 모델에 의거해서 구성방정식을 식(1)으로 나타낸다.
△σ = (D + △D) (△- △θ - β△v) + △D·D-1 (σ - σi) ... (1)
여기에서 σ는 응력,는 변형,θ는 열변형,v는 소성변형이다. D는 강성매트릭스, β는 점탄성 모델에서 탄력정수비, σi는 박막의 진성응력이다.
본 구성 방정식을 사용한 응력해석에 대해서의 상세한 것은 참고문헌에 기술되어 있다.
본 발명에 의해서 유효한 응력 분포차트는 질화규소막의 내부 응력 및 두께, 패드산화막의 두께 및 소자분리 영역 형성영역에 형성하는 홈의 두께 및 그 소자분리 영역 폭 칫수와 그 소자분리 영역의 인접하는 소자형성 영역의 폭 칫수에서 수치해석 수법을 사용해서 구해진 홈형성 영역 근방에 발생하는 응력을 소자분리 영역 및 소자형성 영역을 파라메터로해서 나타난 것이다.
응력분포 차트는, 각 프로세스사양에 대해서 L, S를 파라메터로해서 해석한 결과의 응력치를 직접 제19A도에서 제19C도와 같이 종축 또는 횡축을 L, S로 한 그래프상에 기록한 것이다. 차트내에는 응력의 값을 숫자정보로 해서 기록해도 좋고, 등고선 표시하도 좋다. 등고선 표시는 선정보로도 좋고 도면에 나타난 바와 같이, 소정값을 넘는 영역을 색 또는 무늬표시 해도 좋다.
설계 차트는 제20A도아 제20B도에 나타난 바와 같이 상기 응력값을 전위 발생한계 응력값으로 빼서, 값이 1을 넘는 영역을 표시한 것이다. 그 표시영역에서는 전위 발생이 예측 되기 때문에, 그 차트를 사용하는 설계자는 L, S의 설계 칫수(의 조합)가 그 영역내에 들어가지 않도록, 칫수설계를 행하던가, 그 영역에 들어가는 칫수를 사용하고 싶을 경우에는 그 칫수가 전위 발생 예측 영역으로 들어가지 않도록 프로세스 사양을 변경한다. 설계 차트의 표시방법은 도면에 나타난 바와 같이, 각 프로세스 사양마다에 개별로 표시해서도 좋고, 복수의 사양을 모아서 표시해서도 좋다.
여기에서 σ/σc의 산출식을 예를 들면 다음(2)식으로 나타낼 수 있다.
= [ { 0.78 + 0.54D - 0.00086D2}
+ { -0.040tp+ 0.00086tp 2} + { -0.01tn+ 0.000051tn 2}]
× [ 0.043 + 0.61L - 0.14L2+ 0.015L3]
× [ 1.4 - 0.49S + 0.18S2- 0.021S3] · · · · (2)
단, tp: 패드산화막의 두께 (nm)
tn: 질화막의 두께 (nm)
D : 실리콘기판의 오버에치 깊이 (nm)
제4도는 질화규소막의 내부 응력 및 두께, 패드 산화막의 두께 및 소자분리영역 형성영역에 형성하는 홈의 깊이 및 그 소자 분리영역 폭 칫수와 그 소자분리 영역의 인접하는 소자 형성 영역의 폭 칫수에서 수치 해석 수법을 사용해서 구해진 홈 형성영역 근방에 발생하는 응력 A 를 산화공정 최고 온도에서 반도체 기판의 전위 발생한계 응력(B)으로 규격화(A/B)하여, 소자분리 영역 및 소자형성 영역의 각각의 폭 칫수를 파라메터로 해서 규격치가 1이 넘는 전위 발생이 예측된 영역을 명시한 설계 차트를 나타낸다. 이 경우, 패드 산화막의 후퇴량을 파라메터로해서 전위 발생 예측 영역을 나타내는 것이 바람직하다. 또 수치 해석 수법은 유한 요소법이 유효하다.
본 발명의 제1의 반도체 제조 장치는 패드 산화막두께, 질화규소막두께 및 그 내부 응력을 각각 측정하는 장치와, 그 측정치와 소자형성 영역 폭 및 그 소자형성 영역에 인접하는 소자 분리 영역 폭의 설계치를 사용해서 수치 해석을 행하는 연산장치 및 상기의 설계 차트를 표시하는 표시장치 혹은 지면 등의 정보 표시물을 구비해 구성되며, 선택 산화전의 질화규소막 제거시의 기판홈 형성 깊이를 결정하며, 형태는 1패켓지의 장치이어도 각기능이 단품의 시스템의 형태이어도 좋다.
본 발명의 제2반도체 제조장치는 패드산화막두께, 질화규소막두께 및 그 내부 응력을 각각 측정하는 장치와, 그 측정치와 소자형성 영역 및 그 소자형성 영역에 인접하는 소자분리 영역폭을 측정하는 장치와, 선택산화전의 질화규소막 제거시에 기판 표면에 형성된 홈 깊이를 측정하는 장치와 이상의 측정결과를 사용해서 응력 해석을 행하는 연산자동장치와 설계강도 데이터(설계 차트 혹은 응력 분포 차트)를 보존하는 기억 장치와 해석 결과와 그 강도 데이터를 비교해서 선택산화시에 전위 발생이 생기지 않는 패드 산화막의 후퇴량(제2A도의 B칫수 참조)을 결정표시하는 장치들을 구배해서 구성한다.
본 발명에 의한 반도체 장치의 설계 방법에 있어서는 패드산화막두께, 질화규소막 두께 및 그 내부 응력 및 산화전의 질화규소막 제거시의 기판홈 형성 깊이를 이용해서 응력해석을 행하고, 산화공정에서 전위를 발생시키는 것이 아닌 (A)소자형성 영역 폭 및 그 소자형성 영역에 인접하는 소자분리 영역 폭 및/또는 (B)형성홈 깊이는 결정한다.
본 발명의 제조방법은,
(A) 패드산화막두께, 질화규소막두께 및 그 내부응력과, 소자형성 영역 폭 칫수 및 그 소자형성 영역에 인접하는 소자분리 영역 폭 칫수와 선택산화전의 질화규소막제거시에 기판표면에 형성된 홈 깊이를 사용해서 응력 해석을 행하는 스텝과, 선택 산화시에 전위발생이 생기지 않는 패드 산화막의 후퇴량을 결정하여 패드 소화막을 후퇴시키는 에칭을 행하는 스텝을 가진다.
(B) 열산화공정전에 패드산화막을 4nm이상 후퇴시키는 것이 바람직하다.
(C) 패드산화막두께, 질화규소막두께 및 그의 내부응력과 소자형성 영역 폭 칫수 및 그 소자형성 영역에 인접하는 소자분리 영역 폭 칫수를 사용해서 응력(수치)해석을 행하는 선택산화전의 질화규소막 제기시의 기판홈 형성 깊이를 결정할 수 있다.
(D) 질 화규소막의 내부 응력 및 두께, 패드 산화막의 두께 및 소자분리 형성 영역에 형성하는 홈의 깊이 및 그 소자분리 영역 폭 칫수와 그 소자분리 영역의 인접하는 소자형성 영역의 폭 칫수에서 수치 해석 수법을 사용해서 구해진 홈 형성 영역 근방에 발생하는 응력이 전위 발생한계 강도이하로 되도록 그 소자분리 영역 폭 칫수 혹은 그 소자형성 영역 폭 칫수를 결정한다.
(E) 소자형성 영역을 둘러싸여진 열산화막을 주구성재료로한 소자분리 영역의 폭 칫수가 질화규소막두께 및 그 내부응력, 패드 산화막두께, 기판 표면에 형성하는 홈 깊이와 소자형성 영역의 폭 칫수와 반도체 장치 내부의 전위 발생한계 응력 값의 관계로 규정된 하한치 이상으로 한다.
(F) 열산화막을 주구성재료로 한 소자분리 영역으로 에워싼 소자형성 영역의 폭 칫수가 질화규소막두께 및 그 내부 응력, 패드 산화막두께, 기판 표면에 형성하는 홈 깊이와 인접한 소자분리 영역의 폭 칫수와 반도체 장치내부의 전위 발생 임계 응력치의 관계에서 규정된 상한치 이하로 한다.
본 발명의 반도체 장치에 있어서는, 특히 폭 칫수가 4㎛이상인 소자형성 영역을 가진 소자형성 영역을 둘러싼 열산화막을 주구성재료로 한 소자분리 영역의 폭 칫수가 1㎛이상인 것이 바람직하다.
S칫수가 작고, L칫수가 큰정도 발생응력이 증가하는 경향이 있다. 예를들면, 제3B도에 나타난 예에서는 S칫수가 2㎛의 경우, L칫수가 2㎛이상의 영역에서 발생응력이 전위발생한계 응력을 넘어 버린다. 한편, S칫수가 4㎛의 경우에는 발생응력이 전위 발생 한계를 넘는 것은 L칫수가 4㎛이상의 경우 이다.
따라서, 소자분리 영역과 소자형성 영역의 칫수 배치를 설계하는 경우에는 L칫수 혹은 S칫수의 어느 한 쪽을 정한후, 다른쪽을 전위가 발생하는 것이 아닌 칫수영역으로 설계하면 좋다.
상기한 각 본 발명은 이관점에서 소자형성영역과 이 영역에 인접하는 소자분리 영역의 폭 칫수의 비를 발생응력이 전이 발생한계치 이하로 되도록 하는 것이다.
이하, 본 발명의 실시예에 의해서 도면을 이용해서 설명한다. 우선, 본 발명의 원리를 설명한다.
3A도에 나타난 바와 같이 실리콘 단결정(100)면방위 기판(1)상에 열산화전에110 결정축과 평행방향에 폭(S)의 홈을 형성하는 경우를 생각한다. 홈형성 깊이를 예를들면 10nm, 질화규소막(4)의 내부응력을 1500MPa, 두께를 150nm, 패드산화막(3)의 두께를 10nm로 가정한 경우에 열산화막(2)을 형성할때의 발생응력의 예측치를 소자영역 칫수 L, S 칫수를 파라메터로 해서 해석된 예를 제3B도에 나타낸다.
제3B도의 횡축은 L칫수(단위 : ㎛), 종축은 실리콘 단결정기판의 슬립면 방향인(111) 결정면 방향의 분해 전단응력 성분의 홈근방 최대치를 나타낸다. 단, 종축은 1000-C에서 실리콘 기판의 전위 발생 한계 강도로 규격화되어 있다.
일반적으로, S 칫수가 작고, L칫수가 큰정도 발생 응력이 증가하는 경향에 있다. 본 해석예에서는 S칫수가 2㎛의 경우,= 1로 된다. L칫수가 2㎛이상의 영역에서 발생응력이 전위 발생 한계 능력을 초과해 버린것을 안다. 한편, S칫수가 4㎛의 경우에는 발생응력이 전위 발생 한계를 넘는 것은 L칫수가 4㎛ 이상의 경우이다.
따라서, 소자분리 영역과 소자형성 영역의 칫수 배치를 설계하는 경우에는 L칫수 혹은 S칫수 어느 한쪽을 정한후 다른쪽을 전위가 발생하는 것이 아닌 칫수 영역으로 설계하면 좋다. 단, 경우에 따라서는 박막의 가공이 곤란한 영역에 칫수가 설정되는 경우도 있을 수 있으므로, 그 경우에는 전체적으로 칫수의 발란스를 조정할 필요가 있다.
또한, 발생 응력은 제2A, 2B도에서 설명한 바와 같이 홈 형성 깊이에서도 변화하므로서, L 칫수 또는 S 칫수의 조정이 곤란한 경우에는 홈형성 깊이를 얇게 하는 것이 바람직하다.
이것에 의해 전위 발생 영역을 축소시키는 것이 가능하게 되며, 설계 가능영역을 넓게 할 수 있다.
본 해석 예를 사용해서 전위 발생을 방지하기 위한 적합한 설계에 사용하는 설계 차트 작성예를 제4도에 나타낸다. 제4도의 횡축을 S칫수이고 종축은 L칫수이다. 도면중 전위 발생이 예측된 영역을 사선으로 나타내고 있다. 본 도면은 홈 형성 깊이를 파라메터로 해서 해석한 예이고, 홈 형성 깊이가 10nm에서 20nm로 증가하면, 전위 발생 패턴 영역이 확대해가는 것을 안다.
이 차트를 사용하면, 홈 형성 깊이가 고정되어 있는 경우에는 전위가 발생하지 않도록 한 L/S 칫수의 조합을 선정해서 설계를 행하면 좋고 역으로 L/S 칫수가 고정되어 있는 경우에는 그 칫수에서 전위가 발생하지 않게 한 홈 깊이를 프로세스 설계치로 해서 채용하면 좋다.
재조프로세스가 고정되어 있는 경우에는, 이와같은 설계 차트를 작성해 놓는 것으로 제품 패턴 설계 단계에서 미리 인접된 소자형성 영역과 소자분리 영역의 L 칫수 및 S칫수를 전위가 발생하지 않게 값의 조합으로 설계하는 것이 가능하게 되고, 제조단계에서의 전위 발생을 방지하는 것이 가능하게 되며, 제품의 제조수율의 저하를 방지할 수 있다.
이상과 같은 응력 해석, 혹은 설계 차트의 작성은 실제의 제품제조 프로세스에서 사용되는 열산호 프로세스의 제조조건(예를들면 질화규소막의 내부 응력 및 두께, 패드산화막두께, 홈 형성 깊이 등)이 명확하게 되어 있으면 실행가능하다. 그러나, 실제의 제조공정을 고려하면, 반드시 변동(공차)가 존재하는 것이 일반적으로 알려져 있다. 따라서, 설계 단계에서는 이 제조변동을 고려해서 어느정도의 여유(프로세스 마진)을 갖게한 설계가 필요로 된다.
또한, 제조현장에서는 제조공정을 추적하면서 실제의 값을 측정하며서 다음 공정의 설계 값을 변경 혹은 수정해 가는 것이 가능하다. 즉, 우선 패드산화박막의 측정을 행하여 설계 값과의 차의 유무를 확인한다. 패드 산화박막이 설계값 보다도 두꺼운 경우에는 응력에 대한 설계 마진이 증가하므로서 특히 큰 문제는 없으나, 얇은 경우에는 발생 응력이 증가하기 때무에 산화를 추가해서 막두께를 소정의 값으로 수정하던가, 이하의 공정에 주의를 촉구한다.
다음에 질화규소막 퇴적후에 내부 응력을 예를들면 웨이퍼의 휨변형에서 측정하여 초기 설계 단계에서의 설정치(예측치)와의 차를 파악한다. 측정치가 설정치보다도 낮은 경우는 응력에 대한 설계 마진이 증가하므로서 특별한 문제가 없다.
그러나 내부응력이 높은 경우에는 전공정의 패드 산화막두께의 데이터를 포함해서 홈을 형성하는 경우에 발생하는 응력의 증가량을 다시볼 필요가 있다.
평가결과에 응해서 다음의 홈 형성 깊이의 수정을 행하게 된다. 이것에 의해 전위 발생을 방지하는 것이 가능 하게 되고, 제조현장에 있어서도 본 발명이 유효하게 적용할 수 있게 된다.
또한, 홈 깊이의 수정치가 응력 이외의 이유에서 부적당하게 된 경우도 있을 수 있으므로, 그 경우에는 질화규소막을 한번 제거하여 재퇴적을 행하던가 질화규소막을 일부제거해서 막두께를 얇게 하던가, 또는 그롯트는 제조중지로 해버린다는 등의 대책이 필요로 된다. 어느 대책을 실시하는 가는 제조코스트 등을 고려해서 결정하면 좋다.
어느 경우에도 쓸데 없이 전위를 발생시키지 않고 제조를 계속할 수 있으므로 제품의 제조수율의 저하를 방지할 수 있어, 제조코스트 상승을 억제시키는 것이 가능하게 된다. 우선, 반도체 기판(si 웨이퍼)상에 얇은 패드 산화막(3)을 열산화(가열해서 산화성 분위기로 쪼여서 전면에 산화막을 입힌다)로 형성한후, 질화규소막을 한모양으로 퇴적시켜 그후, 국소적으로 패드 산화막의 일부를 질화규소막의 일부와 함께 선택적으로 제거한다. 이때, 동시에 실리콘기판의 일부도 제거된다(제13도) . 이어서 남겨진 패드 산화막 만을 에칭에 의해 후퇴시켜 (제13도), 그후 두터운 두께의 산화막(2)을 제3도에 나타낸 바와 같이 기판(1)의 홈부상에 형성한다.
제1도, 제2도, 제3도, 제4도, 제5도는 본 발명의 제1실시예를 설명하는 것이다. 제1도는 본 실시예인 반도체 장치의 소자분리구조를 채용한 MOS트랜지스터 구조를 나타낸 것이다. 본 실시예에서는 소자분리 영역이 스트라이프 모양으로 형성되어 있다. 제5도는 소자분리 영역의 형성시에서 초기형상 단면을 나타낸 것이다. 제2A도와 제2B도는 초기 형상 형성시의 홈깊이와, 질화규소막 하단 근방의 기판에 발생하는 응력의 최디채와의 관계 해석예를 나타낸 것이다. 제4도는 소자분리 영역 폭 칫수(S)와 질화규소막 폭 칫수(L)의 조합으로 발생하는 응력을 홈형성 깊이를 파라메터로 해서 해석하고, 기판강도와의 관계에서 전위 발생 영역을 나타낸 설계 차트예이다.
본 실시예에서는 소자분리 구조를 형성하는 영역내의 실리콘 기판표면에 제5도에 기재한 바와 같이 얇은 홈이 형성된다. 본 홈은 고의로 형성하는 것이 있어도 질화규소막을 제거할 때에 멎지 않고 형성되는 것이어도 지장없다. 질화규소막두께, 패드산화막두께는 각각 150nm, 15nm를 가정하고 있으나 반드시 이 조합이 될수는 없다.
이와같은 얇은 홈이 형성되면, 홈의 깊이에 응해서 제2B도에 나타난 바와 같이 질화규소막 단근방의 실리콘 기판 표면의 응력이 증가한다. 제2B도에서는 홈형성 깊이가 약 6nm를 넘으면, 발생응력의 값이 소자분리 산화막 형성 온도에서 전위 발생한계 응력을 넘어 버린것을 나타내고 있다. 이 현상은 임의의 소자분리 형성영역 폭(L) 칫수 및 그 간격(S) 칫수의 조합에 의존해서 발생하나, 응력의 증가상황은 L, S 칫수 의존성을 가진다. 그 해석예를 제3A도와 제3B도에 나타낸다.
제 3B도는 소자분리 영역 폭을 2㎛로 가정한 경우와 4㎛로 가정한 경우의 해석예를 나타낸 것이다. 예를 들면 소자분리 영역의 폭이 2㎛의 경우에는 홈깊이가 2nm이상의 영역에서 발생응력의 값이 소자분리산화막 형성온도에서 전위 발생 한계 응력을 넘어 폭이 10㎛의 경우에는 4nm이상의 홈이 형성되면 발생 응력이 전위 발생 응력을 넘어 버린다.
이와 같은 해석을 임의의 L칫수(소자형성 영역 칫수) 또는 S 칫수(소자분리 영역의 폭)의 조합으로 행하여, 전위 발생이 예측된 영역을 나타낸 것이 제4도이다. 제4도의 횡축은 S칫수, 종축은 L칫수이고, 사선의 영역이 발생응력이 소자분리 산화막 형성온도에서 전위발생 한계 응력을 넘는다고 예측된 영역이다.
따라서, 제1도의 구조에서는 L칫수와 S칫수의 조합이 제4도의 사선영역에 들어가지 않도록 선택되어 있다. S칫수가 규정된 경우에는 L칫수가 사선영역에 들어가지 않도록 선택되며, L칫수가 규정된 경우에는 S칫수가 사선영역에 들어가지 않게 적당한 값으로 선택된다.
또, L칫수, S칫수가 희망 범위에 들어가지 않는 경우에는 홈형성 깊이를 조정한다. 즉, 전위 발생 영역은 홈형성 깊이를 얇게 하는 만큼 좁아지므로서 L, S 칫수의 적용범위를 넓히는 것이 가능하게 된다.
본 실시예에서는 제품 패턴 설계 단계에서 미리 인접한 소자형성 영역과 소자분리 영역의 L칫수 및 S칫수를 전위가 발생하지 않게 값을 조합으로 설계하는 것이 가능하게 되며, 제조단계에서의 전위 발생을 방지하는 것이 가능하게 되어 제품의 제조수율의 저하을 방지할 수 있다.
본 발명의 제2 실시예를 제6도, 제7도, 제8도, 제9도, 제15도를 사용해서 설명한다. 제6도는 본 실시예의 반도체 장치의 소자분리 산화막 형성 영역을 나타낸 평면도이고, 제7도는 제6도의 C-C'선에 따른 단면도, 제8도는 제6도의 B-B'선에 따른 단면도, 제9도는 제6도의 A-A'선에 따른 단면도, 제15도는 B-B'선에 따른 영역에 대응하는 소자분리 산화막 형성예를 나타내는 것이다.
본 실시예에 있어서는 제6도에 나타난 바와 같이 소자분리 영역이 소자형성 영역을 둘러쌓도록 형성되어 있다. 또한, 본실시예에서 소자분리 타원형 모양으로 나타나 있으나, 그 영역은 타원형 형상일 필요는 반드시 없고, 임의 형상이어도 지장없다.
또, 제6도에서는 4개의 소자형성 영역이 나타나 있으나, 소자형성 영역수는 4개에 한정되는 것이 아니고 임의의 개수이어도 지장없다. 또한 각소자형성 영역의 형상은 반드시 동일일 필요는 없고 배치(소자형성 영역의 간격과 서로의 위치관계)도 특별히 규정되어 있지 않다.
본 실시예에서는 제7도와 제8도의 단면도를 비교하면, S칫수가 동일하나 L칫수는 제7도, 즉 제6도에서 C-C'선에 따라 위치의 쪽이 큰것을 안다.
따라서, 소자분리 영역을 형성하는 경우에 제작되는 홈(제1의 실시예에서도 기술되도록 본 홈은 고의로 형성되는 것으로서도 멈추지 않고 형성되는 것은 어느쪽도 지장없다)의 깊이가 제6도의 평면 영역에서 일정의 경우에는 제3도에서 명확하게 이 2개의 단면에서는 S칫수가 일정하기 때문에 L칫수의 크기 A-A'선도에 따른 영역의 발생응력이 B-B'선도에 따른 영역의 발생응력보다도 크게 된다.
한편, 제9도에 나타난 C-C'선에 따른 단면도와 제7도에 나타난 A-A'선도에 따른 단면도를 비교하면 C-C'선도에 따른 단면의 쪽이 S칫수가 크고, L칫수가 적다. 그러므로 이상의 3개 단면에서는 A-A'선에 따른 위치에서 발생 응력이 최대로 되는 것이 제3도 또는 제4도에서 알 수 있다.
그러므로, 본 실시예에서는 A-A'선에 따른 단면에서 발생응력이 전위발생한계 응력이하로 되도록 소자분리구조 칫수를 결정하면, 다른 영역에서 발생하는 응력은 반드시 이 값보다 작게 되므로서, 소자분리 공정에서 전위발생의 걱정은 없게 된다. 따라서, 홈 형성 깊이에 응해서, 제1의 실시예에서 기술된 수순에서 제3도 혹은 제4도에 나타난 바와 같이 설계 차트를 작성하여, 전위가 발생하지 않는 영역에서 적당한 L, S칫수를 선택하면 좋다.
또, 소정의 홈 깊이에서의 소망의 L, S 칫수가 얻어지지 않는 경우에는 홈 형성깊이를 얇게 해서, 희망의 L, S 칫수의 조합영역이 전위 발생영역이 되도록 하면 좋다.
소자분리 영역이 임의의 형상 폭은 임의의 갯수 존재하는 경우에도 같은 모양으로 해서 인접한 소자형성 영역 폭(L)과 소자분리 영역폭(S)의 조합중에서 발생응력이 가장크게 되는 위치를 명확히하여(기본적으로는 L/S의 비가 가장큰 위치)가 그 위치에서의 발생응력이 전위 발생응력 이하로 되도록 S칫수, L칫수 혹은 홈 형성 깊이를 설계하면 좋다.
또한 제15도에 나타난 바와 같이 소자 형성영역 폭 칫수(L)와 소자분리 영역(S)의 설계 값과 실제의 값은 다르며, L칫수는 적고, S칫수는 크게 된다. 이것이, 산화반응시 산화종의 3차원적인 확산을 경우해서 진행하기 위한 질화규소막하에서도 산화반응이 진행해 버리기 때문이다.
본 발명은 제15도에 나타낸 바와 같이 질화규소막 폭 칫수를 L, 인접한 질화 규소막 간격(S)을 규정하는 것이나, 실질적으로 산화종의 3차원 확산에 의한 칫수 변화 예를 들면 0.1㎛ 정도의 변화를 허용하는 L', S' 칫수까지 포함 하는 것으로 한다. 본 실시예에 있어서는 제품패턴 설계 단계에서 미리 인접한 소자형성 영역과 소자분리 영역의 L칫수 및 S칫수를 전위가 발생하지 않는 값의 조합으로 설계하는 것이 가능하게 되며 제품의 제족수율의 저하를 방지할 수 있다.
다음에 본 발명의 제3실시예를 제10도, 제11도, 제12도, 제13도, 제14도를 사용해서 설명한다.
제10도는 본 발명의 제1실시예 혹은 제2실시예에서 기술된 전위 발생을 방지하는 소자형성 영역폭 L(질화규소막 폭 L)과 그 소자형성 영역에 인접하는 소자분리 산화막 형성 영역의 폭(S) 및 소자분리 산화막을 형성하는 영역에 미리 형성되는 홈깊이(B)의 결정수순을 플로워차트로 나타낸 것이고, 제11도는 그 플로워차트에 따라서 설계된 구조를 제21도에 나타난 산화(81) 및 산화 공정 종료(82) 공정을 경유해서 실제로 제조된 단계에서 단면형상을 나타내는 것이다.
제12도는 홈 형성 깊이가 설계값보다도 크게 되어 버린 경우의 응력 완화대책으로 되는 패드 산화막의 후퇴량과 홈단부 근방에서 발생응력의 관계를 해석한 도면이고, 제13도는 실제로 발생응력을 전위발생한계 이하로 완화하기 위한 패드산화막을 후술의 에칭에 의해 후퇴시킨 후의 단면구조를 나타내는 것이다.
제14도는 홈 형성 깊이가 설계와는 다르게한 경우를 고려한 소자형성 영역 폭L(질화규소막폭 L)과 그 소자셩성 영역에 인접하는 소자분리 산화막 형성 영역의 폭(S) 및 소자분리 산화막을 형성하는 영역에 미리 형성된 홈깊이(B) 및 대책으로 해서 패드 산화막을 후퇴시키는 경우의 패드 산화와 결정 수순을 플로워 차트로 나타낸 것이다.
제1실시예 혹은 제2실시예로 나타난 바와 같은 소자형성 영역과 그 소자 형성영역에 인접하는 소자분리 산화막 영역의 폭칫수는 제10도에 나타난 플로워차트에 따라 칫수 배치를 결정하는 것에 의해 전위를 발생시키지 않는 조건으로 설계 가능하다. 그러나, 실제의 제조공정에서는 가공공차가 존재하여, 제조장치의 특성이 사용환경에 의해 경년변화하는 등 실제로 제조현장에서는 반드시 설계 칫수대로는 가공되지 않는 경우도 있다.
제11도는 그예로해서 실제로 제조과정에서 형성된 홈 깊이가 설계 값보다도 크게 되어버린 반도체 장치의 단면 구조를 나타내는 것이다. 지금까지의 제조방법에서는 이대로 산화공정을 계속하면 반드시 전위가 발생해 버린다 하는 문제가 있고, 홈 깊이 측정 단계에서 실제의 홈 깊이가 설계치를 넘은 경우에는 그제조 과정품을 제거할 수 밖에 없었다. 그러나, 새로운 응력완화대책으로 해서 패드산화막을 일부후퇴 시키는 것으로 전위 발생을 방지할 수 있는 것이 명확하게 되었다.
제12도에 패드 산화막의 후퇴량과 홈단부에서 최대응력의 관계의 해석예를 나타낸다. 본 예에서는 홈형성 깊이의 설계 값이 10nm인데 대하여 실제에는 15nm형성되어 버린 경우의 해석예를 나타내고 있어, 도면의 횡축은 패드 산화막의 후퇴량, 종축은 홈단부 근방에서 최대 응력을 나타내고 있다.
홈 형성 깊이가 15nm로 되어 버리기 때문에 발생응력은 전위 발생 한계 응력치를 넘어 버리나, 패드 산화막은 후퇴시키는 것으로 응력 집중장소를 분산시키는 것에 의해 응력완화를 달성할 수 있다. 즉 패드 산화막을 후퇴시키면 패드 산화막단이 질화규소막의 응력을 지탱하는 점으로 되기 때문에 형성된 홈상단부 근방은 질화규소막에서의 응력에서 개방되며 응력은 0으로 된다.
또 패드 산화막단과 홈하단의 응력 집중장의 거리도 떨어지기 때문에 상호간섭의 영향이 작게 되고, 결과적으로 홈칙변근방에 형성되는 응력집중의 정도가 적게 되어 응력완화가 달성되게 된다.
본 실시예에서는 패드 산화막을 4nm정도 후퇴시키는 것으로 발생응력을 재차전위 발생한계 이하로 제어할 수 있는 것을 알수 있다. 구체적으로 패드산화막을 후퇴시킨 경우의 단면구조예를 제13도에 나타낸다. 이상의 설계 및 대책방법 결정수순을 제14도의 플로워차트로 나타낸다. 패드산화막의 후퇴는 불산계의 에칭액으로 실현가능하다. 후퇴량은 에칭레이트를 미리 측정해 놓는 것에 의해 에칭시간으로 제어하는 것이 가능하다.
제12도에서 명확히한 바와 같이 패드산화막은 후퇴시키는 정도 응력완화가 달성되므로서 에칭시간은 응력 완화가 달성시키는 최종의 시간(본실시예에는 4nm 후퇴시킨다)으로 하는 것보다는 마진을 갖게 해서 약간 길게 설정하면(예를 들면 후퇴량은 6nm이상으로 한다)좋다.
또한, 패드산화막의 후퇴량은 홈 깊이에 의존하므로서, 본 실시예에 나타난 4nm가 반드시 최적이 아니고, 실제의 구조 칫수에 응해서 최적칫수를 결정하는 필요가 있다. 본 실시예에서는 제품 패턴 설계 단계에서 미리 인접한 소자형성 영역과 소자분리 영역의 L칫수 및 S칫수를 전위가 발생하지 않는 값의 조합으로 설계되는 것이 가능하게 됨과 동시에 실제의 제조단계에서는 홈 형성 깊이가 설계 깊이 보다도 깊게 되어 버린 경우에도 패드 산화막을 적량후퇴시키는 에칭을 추가 하는 것으로, 제조단계에서의 전위 발생을 방지하는 것이 가능하게 되고, 제품의 제조수율의 저하를 방지할 수 있다.
따라서, 반동체 장치에서 제품패턴 설계 단계에서 미리 인접한 소자형성 영역과 소자분리 영역의 L칫수 및 S칫수를 전위가 발생하지 않는 값의 조합으로 설계 하는 것이 가능 하게 되어 제조단계에서의 전위발생을 방지하는 것이 가능하게 되며, 제품의 제조수율의 저하를 방지할 수 있다.

Claims (13)

  1. 반도체 기판과,
    상기 반도체 기판내의 소자형성 영역상에 형성되며, 0.1㎛에서 125㎛ 사이의 폭을 가진 복수의 회로 영역과,
    상기 반도체 기판상에서 상기 복수의 회로 영역을 서로 분리하도록 형성되며, 0.05㎛에서 2.5㎛ 사이의 폭을 가지는 소자분리 영역을 구비하고,
    상기 소자분리 영역의 폭과 상기 소자분리 영역에 인접하는 상기 복수의 회로 영역의 폭과의 비가 2에서 50까지의 값을 가지는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 소자분리 영역은 상기 반도체 기판 표면에 형성된 패드산화막 및 상기 패드 산화막상에 형성된 질화막중 상기 소자분리 영역상에 있는 부분을 에칭에 의해 상기 반도체 기판내에 형성된 홈에 있어서, 상기 반도체 기판상의 상기 패드 산화막의 위치에서 측정된 상기 홈의 깊이는 0에서 10nm사이의 값을 가지는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 홈은 열산화에 의해 형성된 열산화막을 가지고 있고, 상기 비의 값을 I/S, 상기 패드 산화막의 두께 tp, 상기질화막의 두께 tn, 상기 홈의 상기 깊이 D라 할때, 상기 서로 인접하는 상기 소자형성 영역과 상기 소자분리 영역에서 열산화에 수반하는 전위 발생한계 응력값에 관한 식
    σ/σc= [ {0.78 + 0.054D - 0.00086D2} + {-0.040tp+ 0.00086tp 2}
    + {-0.01tn+ 0.000051tn 2}] × [0.043 + 0.61L - 0.14L2+ 0.015L3]
    × [1.4 - 0.49S + 0.18S2- 0.021S2] ≤ 1
    이 성립하는 반도체 장치.
  4. 제3항에 있어서,
    상기 열산화에 의해 상기 홈근방에 발생하는 응력은 상기 질화막의 두께 및 내부 응력, 상기 패드 산화막의 두께, 상기 홈의 깊이, 상기 소자분리 영역의 폭, 상기 소자분리 영역에 인접하는 상기 소자형성 영역의 폭으로 부터 수치 해석을 포함하는 유한 요소법에 의해 해석되는 반도체 장치.
  5. 제1항에 있어서,
    상기 소자 형성 영역상에 형성된 메모리 회로와,
    상기 소자형성 영역상에 형성되며 상기메모리 회로로 접속되는 주변회로를 가지고,
    상기 소자분리 영역의 폭과 상기 소자분리 영역에 인접하는 상기 복수의 회로영역의폭과의 비는 상기 주변회로에서의 값인 반도체 장치.
  6. 제5항에 있어서,
    상기 주변회로에서 상기 소자 형성 영역의 폭은 5㎛이하인 반도체 장치.
  7. 제1항에 있어서,
    상기 소자 분리 영역의 폭은 3㎛ 이상이고, 상기 소자형성 영역의 폭은 0.1㎛에서 1.0㎛인 반도체 장치.
  8. 제7항에 있어서,
    상기 소자분리 영역은 상기 반도체 기판표면에 패트산화막 및 상기 패드 산화막상에 형성된 질화막중 상기 소자 분리 영역상에 있는 부분을 에칭에 의해 상기 반도체 기판내에 형성된 홈에서, 상기 반도체 기판상의 상기 패드 산화막의 위치에서 측정된 상기 홈의 깊이는 0에서 10nm사이의 값을 가지는 반도체 장치.
  9. 반도체 기판의 표면에 형성된 패드 산화막의 두께 및 상기 패드 산화막의 위에 형성된 질화막의 두께를 측정하는 스텝과,
    상기 질화막의 내부응력을 측정하는 스텝과,
    상기 반도체 기판상에 형성된 소자형성 영역의 폭 및 상기 소자형성 영역에 인접하는 소자 분리 영역의 폭을 측정하는 스텝과,
    상기 패드 산화막상에 형성된 질화막중 상기 소자분리 영역상에 있는 부분을 에칭하는 것에 의해 상기 반도체 기판내에 형성된 홈의 깊이를 측정하는 스텝과,
    상기 두께, 상기 폭, 상기 깊이 및 상기 내부응력을 이용해서 응력 해석을 행하여 상기 홈 근방에서 열산화에 의해 발생한다고 상정하는 내부 응력을 얻는 스텝과,
    상기 응력을 열산화에 의해 전이 발생이 일어나는 전이 발생 임계응력으로 나눈값이 1을 넘는 영역을 상기 소자형성 영역의 폭과 상기 소자분리 영역의 폭을 파라메터로 해서 나타낸 설계차트를 작성하는 스텝과,
    상기 설계차트를 이용해서 전이발생이 생기지 않는 소자형성 영역의 폭과 소자분리 영역의 폭의 값을 반도체 기판의 설계시에 설정하는 스텝을 포함하는 반도체 장치의 설계 방법.
  10. 제9항에 있어서,
    상기 홈은 열산화에 의해 형성된 열산화막을 가지고 있고, 상기 비의 값을 L/S, 상기 패드 산화막의 두께 tp, 상기 질화막의 두께 tn, 상기 홈의 깊이를 D라 할때, 상기 서로 인접하는 상기 소자 형성 영역과 상기소자 분리 영역에서 열산화에 수반되는 전위발생 임계 응력값에 관한 식
    σ/σc≤ [ {0.78 + 0.054D - 0.00086D2} + {-0.040tp+ 0.00086tp 2}
    + {-0.01tn+ 0.000051tn 2}] × [0.043 + 0.61L - 0.14L2+ 0.015L3]
    × [1.4 - 0.49S + 0.18S2- 0.021S3]
    이 성립하도록 상기 설계 차트의 데이터를 부여하는 스텝을 가지는 반도체 장치의 설계 방법.
  11. 제9항에 있어서,
    상기 설계 차트를 이용해서, 전이발생이 생기지 않는 패드 산화막의 후퇴량을 결정하는 스텝과,
    상기패드 산화막을 상기 후퇴량만큼 상기 반도체 기판 표면과 평행한 방향으로 에칭제거하는 스텝을 포함한느 반도체 장치의 설계 방법.
  12. 반도체 기판의 표면에 형성된 패드 산화막의 두께 및 상기 패드 산환막의 위에 형성된 질화막의 두께를 측정하는 스텝과,
    상기 질화막의 내부 응력을 측정하는 스텝과,
    상기 반도체 기판상에 형성된 소자형성 영역의 폭 및 상기 소자형성 영역에 인접하는 소자 분리 영역의 폭을 측정하는 스텝과,
    상기 패드 산화막상에 형성된 질화막중 상기 소자분리 영역상에 있는 부분을 에칭하는 것에 의해 상기 반도체 기판내에 형성된 홈의 깊이를 측정하는 스텝과,
    상기 두께, 상기 폭, 상기 깊이 및 상기 내부 응력을 이용해서 응력 해석을 행해서 상기홈의 근방에서 열산화에 의해 발생한다고 상정되는 내부응력을 얻는 스텝과,
    상기 응력이 열산화에 의해 전이 발생이 일어나는 전이 발생 임계 응력을 넘는 영역을 상기 소자형성 영역의 폭 및 상기 소자분리 영역의 폭을 파라메터도 해서 나타낸 응력 분포 차트를 작성하는 스텝과,
    상기 응력분포 차트를 이용해서, 전이 발생이 생기지 않는 소자 형성 영역의 폭과 소자분리 영역의 폭의 값을 반도체 기판의 설계에 즈음해서 설정하는 스텝을 포함하는 반도체 장치의 설계방법.
  13. 패드 산화막두께, 질화규소막두께 및 그 내부 응력을 각각 측정하는 장치와, 그 측정치와 소자형성 영역폭 및 그 소자형성 영역에 인접하는 소자분리 영역의 설계 값을 사용해서 수치 해석을 행하는 연산장치 및 선택산화에 의해 소자분리 홈 주변에 생기는 내부응력이 임계치를 넘는 영역을 상기 막두께와 상기 폭을 파라메터로 해서 나타난 설계 차트를 표시하는 표시수단을 구비해서 구성되고, 선택 산화전의 질화규소막 제거시의 기판홈 형성 깊이를 결정하도록 한 반도체 제조장치.
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Publication number Priority date Publication date Assignee Title
KR20160006420A (ko) * 2014-07-09 2016-01-19 삼성전자주식회사 스트레스 검출 방법, 컴팩트 모델 트레이닝 방법, 스트레스 완화 방법 및 컴퓨팅 시스템

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