KR0134759B1

KR0134759B1 - Semiconductor device

Info

Publication number: KR0134759B1
Application number: KR1019930011575A
Authority: KR
Inventors: 마사루 고야나기; 가즈요시 무라오카; 미노루 야마다
Original assignee: 사또오 후미오; 가부시기가이샤도시바; 오카모토 세이시; 도시바마이크로일렉트로닉스가부시기가이샤
Priority date: 1992-06-24
Filing date: 1993-06-24
Publication date: 1998-04-20
Also published as: KR940001370A

Abstract

본 발명의 목적은 LOC 구조 패키지의 두께를 가급적 얇게 하는 것을 가능케 하는 것이다.It is an object of the present invention to make the thickness of the LOC structure package as thin as possible.

주변상에 본딩용의 패드가 배치된 반도체 칩과 이 반도체 칩의 거의 중앙에 상기 반도체 칩(1)을 분단하도록 반도체 칩의 한쪽 축에 따라 연장된 제 1 이너리이드(11) 및 이 제 1 이너리이드에 의하여 분단된 영역의 적어도 한쪽 영역에 배설되는 제 2 이너리이드(12a, 12b)를 지니는 리이드프레임을 갖추고, 리이드프레임은 반도체 칩의 상면상에 배치되는 것을 특징으로 한다.A semiconductor chip having bonding pads disposed on a periphery thereof, and a first inner lead 11 extending along one axis of the semiconductor chip 1 and the first inner to divide the semiconductor chip 1 near the center of the semiconductor chip. And a lead frame having second inner leads 12a and 12b disposed in at least one region of the region divided by the lead, wherein the lead frame is disposed on the upper surface of the semiconductor chip.

Description

Semiconductor devices

제1도는 본 발명에 의한 반도체 장치의 제1실시예의 구성을 도시하는 평면도.1 is a plan view showing a configuration of a first embodiment of a semiconductor device according to the present invention.

제2도는 제1실시예의 제 1 도에 도시한 절단선 A-A로 절단한 횡단면도.FIG. 2 is a cross sectional view taken along cut line A-A shown in FIG. 1 of the first embodiment. FIG.

제3도는 제2실시예의 평면도.3 is a plan view of a second embodiment.

제4도는 제3실시예의 종단면도.4 is a longitudinal sectional view of the third embodiment.

제5도는 종래의 반도체 장치의 평면도.5 is a plan view of a conventional semiconductor device.

제6도는 종래의 반도체 장치의 횡단면도.6 is a cross-sectional view of a conventional semiconductor device.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 반도체 칩 5a : 패드(전원용)1 semiconductor chip 5a pad (for power supply)

5b : 패드(신호용) 10 : 리이드 프레임5b: Pad (for signal) 10: Lead frame

11 : 내부 리이드(전원용) 12a, 12b : 내부 리이드(전원용)11: Internal lead (for power supply) 12a, 12b: Internal lead (for power supply)

20 : 본딩 와이어(전원용) 22 : 본딩 와이어(신호용)20: bonding wire (for power supply) 22: bonding wire (for signal)

30 : 수지30: resin

본 발명은 반도체 장치에 관한 것으로, 특히 칩상에 리이드 프레임을 배치한 리이드 온 칩(LOC)에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly to a lead on chip (LOC) in which a lead frame is disposed on a chip.

종래의 리이드 온 칩 구조의 반도체 장치의 사시도를 제 5 도에, 횡단면도를 제 6 도에 도시한다. 이 반도체 장치는 칩(2)의 상면에 리이드 프레임(10)의 내부 리이드(11a, 11b, 12a, 12b)를 접착제를 통하여 접속한 것이다.The perspective view of the semiconductor device of the conventional lead-on-chip structure is shown in FIG. 5, and a cross-sectional view is shown in FIG. This semiconductor device connects the inner leads 11a, 11b, 12a, 12b of the lead frame 10 to the upper surface of the chip 2 through an adhesive.

칩(2)의 상면 중앙부에는 복수의 본딩 패드(5)가 대략 일렬로 배치되어 있다. 내부 리이드(11a, 11b)는 전원선용이고, 복수의 본딩 패드(5)의 배열 방향에 따라서 복수의 본딩 패드(5)를 그 사이에 끼우도록 칩(2)의 중앙에 배설되어 있다. 내부 리이드(12a, 12b)는 신호선용으로서 내부 리이드(11a, 11b)의 외측에 각각 배설되어 있다.A plurality of bonding pads 5 are arranged substantially in a line at the center of the upper surface of the chip 2. The inner leads 11a and 11b are for power supply lines and are arranged in the center of the chip 2 so as to sandwich the plurality of bonding pads 5 therebetween in accordance with the arrangement direction of the plurality of bonding pads 5. The inner leads 12a and 12b are disposed outside the inner leads 11a and 11b for signal lines, respectively.

그리고, 이들 내부 리이드(11a, 11b, 12a, 12b)는 본딩 와이어(20, 22)를 통하여 대응하는 본딩 패드(5)에 접속된다. 따라서, 내부 리이드(12a, 12b)와 본딩 패드(5)를 접속하는 본딩 와이어(22)는 제 6 도에 도시한 바와 같이 전원선용의 내부 리이드(11a, 11b)를 통과하고 있다.These inner leads 11a, 11b, 12a, and 12b are connected to the corresponding bonding pads 5 through the bonding wires 20 and 22. Therefore, the bonding wire 22 which connects the inner leads 12a and 12b and the bonding pad 5 has passed through the inner leads 11a and 11b for power lines as shown in FIG.

또, 칩(2)과 내부 리이드(11a, 11b, 12a, 12b)의 사이에는 절연성 재료로 이루어지는 층(25)이 설치되어 있다.In addition, a layer 25 made of an insulating material is provided between the chip 2 and the inner leads 11a, 11b, 12a, and 12b.

이와 같이 형성된 반도체 장치는 통상 수지(3)에 의하여 봉지(封止)된다.The semiconductor device thus formed is normally sealed by the resin (3).

상술한 리이드 온 칩(이하 LOC라 칭함) 구조의 반도체 장치에 있어서는, 칩(2)상의 패드(5)에서 나온 본딩 와이어를 접속하기 위한 리이드 부분(11a, 11b, 12a, 12b)을 칩의 외측에 설치할 필요가 없기 때문에, 칩 사이즈가 패키지의 크기에 가까운 것까지 수용 가능하게 되는 이점이 있고, 대형 칩의 수용에 유용하게 된다. 그러나, 제 6 도에 도시한 바와 같이 내부 리이드(12a, 12b)와 패드(5)를 접속하는 본딩 와이어(22)가 전원선용의 내부 리이드(11a, 11b)를 통과하고 있기 때문에, 수지 봉지시의 본딩 와이어(22)의 변형을 고려하여 본딩 와이어(22)와 내부 리이드(11a, 11b)와의 거리(b)를 충분히 취할 필요가 있다. 또, 본딩 와이어(22)가 수지에서 밀려나오지 않도록 본딩 와이어와 수지 경계의 거리(a)도 충분히 취할 필요가 있다. 이 때문에 제 5 도에 도시하는 종래의 반도체 장치에 있어서는 전원선용의 내부 리이드(11a, 11b)상의 수지 두께(a+b)를 충분히 취하는 것이 필요하게 되고, 수지 두께가 얇은 패키지에 적합하지 않다는 결점이 있었다.In the semiconductor device of the above-described lead-on-chip (hereinafter referred to as LOC) structure, the lead portions 11a, 11b, 12a, and 12b for connecting the bonding wires from the pads 5 on the chip 2 to the outside of the chip. Since there is no need to install at the chip, there is an advantage that the chip size can be accommodated up to the size of the package, which is useful for accommodating large chips. However, as shown in Fig. 6, since the bonding wire 22 connecting the inner leads 12a and 12b and the pad 5 passes through the inner leads 11a and 11b for the power supply line, In consideration of the deformation of the bonding wire 22, it is necessary to sufficiently take the distance b between the bonding wire 22 and the inner leads 11a and 11b. In addition, it is necessary to sufficiently take the distance a between the bonding wire and the resin boundary so that the bonding wire 22 is not pushed out of the resin. For this reason, in the conventional semiconductor device shown in FIG. 5, it is necessary to take sufficient resin thickness (a + b) on the inner leads 11a and 11b for a power supply line, and it is a defect that it is not suitable for a package with a thin resin thickness. There was this.

본 발명은 상기 사정을 고려하여 이루어진 것으로서 수지 두께를 가급적 얇게 할 수 있는 리이드 온 칩 구조의 반도체 장치를 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and an object thereof is to provide a semiconductor device having a lead-on-chip structure capable of making the resin thickness as thin as possible.

본 발명에 의한 반도체 장치는 주변상에 본딩용의 패드가 배치된 반도체 칩과 이 반도체 칩의 대략 중앙에 상기 반도체 칩을 분단하도록 반도체 칩의 한쪽 축에 따라서 연장된 제 1 내부 리이드 및 이 제 1 내부 리이드에 의하여 분단된 영역의 적어도 한쪽의 영역에 배설되는 제 2 내부 리이드를 가지는 리이드 프레임을 구비하고, 리이드 프레임은 반도체 칩의 상면상에 배치되는 것을 특징으로 한다.The semiconductor device according to the present invention includes a semiconductor chip in which a pad for bonding is disposed on a periphery thereof, a first internal lead extending along one axis of the semiconductor chip so as to divide the semiconductor chip at approximately the center of the semiconductor chip, and the first chip. And a lead frame having a second inner lead disposed in at least one region of the region divided by the inner lead, wherein the lead frame is disposed on an upper surface of the semiconductor chip.

이와 같이 구성된 본 발명의 반도체 장치에 의하면 제 1 내부 리이드(전원용)가 반도체 칩의 중앙에 반도체 칩을 분단하도록 반도체 칩의 한 쪽 축을 따라서 연장되어 있고 제 2 내부 리이드(신호용)가 분단된 영역의 적어도 한 쪽의 영역에 배설되고, 본딩용의 패드가 반도체 칩의 주변상에 배설되어 있다. 따라서, 제 2 내부 리이드와 대응하는 패드(신호용)를 접속하는 본딩 와이어는 제 1 내부 리이드를 통과하는 일이 없고 이것에 의하여 패키지의 두께를 가급적 얇게 할 수 있다.According to the semiconductor device of the present invention configured as described above, the first internal lead (for power supply) extends along one axis of the semiconductor chip so as to divide the semiconductor chip in the center of the semiconductor chip, and the second internal lead (for signal) is divided. Exposed in at least one area | region, the pad for bonding is arrange | positioned on the periphery of a semiconductor chip. Therefore, the bonding wire connecting the second inner lead and the corresponding pad (for signals) does not pass through the first inner lead, whereby the thickness of the package can be made as thin as possible.

본 발명에 의한 반도체 장치의 제 1 실시예의 평면도를 제 1 도에 도시하고, 동도면에 도시한 절단선 A-A로 절단한 경우의 횡단면도를 제 2 도에 도시한다. 이 실시예의 반도체 장치는 반도체 칩(1)과 리이드 프레임(10)을 가지고 있다. 그리고 반도체 칩(1)의 주변상에 전원용의 본딩 패드(5a) 및 신호용의 본딩 패드(5b)가 설치되어 있다. 리이드 프레임(10)은 전원선용의 내부 리이드(11)와 신호선용의 내부 리이드(12a, 12b)를 가지고 있다. 내부 리이드(11)는 칩(1)을 분단하도록 칩(1)의 중앙에 칩(1)의 한 쪽 축(예컨대, 장축)에 따라 배설된다.A plan view of a first embodiment of a semiconductor device according to the present invention is shown in FIG. 1, and a cross sectional view in the case of cutting with a cutting line A-A shown in the same drawing is shown in FIG. The semiconductor device of this embodiment has a semiconductor chip 1 and a lead frame 10. Then, a bonding pad 5a for power supply and a bonding pad 5b for signal are provided on the periphery of the semiconductor chip 1. The lead frame 10 has an inner lead 11 for power lines and an inner lead 12a, 12b for signal lines. The inner lead 11 is disposed along one axis (eg, long axis) of the chip 1 at the center of the chip 1 so as to divide the chip 1.

그리고, 내부 리이드(11)에 의하여 분단된 칩(1)의 두 영역 중 한 쪽의 영역(제 1 도에서는 상측의 영역)에 내부 리이드(12a)가 배설되고, 다른 쪽 영역(제 1 도에서는 하측의 영역)에 내부 리이드(12b)가 배설되어 있다.Then, the inner lead 12a is disposed in one of the two regions of the chip 1 divided by the inner lead 11 (the upper region in FIG. 1), and the other region (in FIG. 1). The inner lead 12b is disposed in the lower region.

또, 전원선용 내부 리이드(11)는 중앙에 +자로 교차하는 부분(111)이 설치되고, 양단에 핀(112, 113)이 접속되어 있다. 칩(1)의 주변에 설치된 전원용 패드(5a)와 전원선용 내부 리이드(11)의 중앙 부분(111)은 본딩 와이어(20)를 통하여 접속되고, 신호용 패드(5b)와 신호선용 내부 리이드(12a, 12b)는 본딩 와이어(22)에 의하여 접속되어 있다. 또, 내부 리이드(11, 12a, 12b)와 칩(1)의 사이에는 절연재로 이루어진 층(25)이 설치되어 있다. 그리고, 이와 같은 LOC 구조의 반도체 장치는 통상 수지(30)에 의하여 봉지된다. 또, 복수의 신호선용 내부 리이드(12a, 12b)중의 적어도 1개가 내부 리이드(11)의 전원과는 상이한 전원으로 사용된다.In addition, the inner lead 11 for the power line has a portion 111 intersecting with a + character at its center, and pins 112 and 113 are connected at both ends thereof. The power pad 5a provided around the chip 1 and the central portion 111 of the power lead inner lead 11 are connected via a bonding wire 20, and the signal pad 5b and the signal lead inner lead 12a are connected to each other. 12b is connected by the bonding wire 22. In addition, a layer 25 made of an insulating material is provided between the inner leads 11, 12a, and 12b and the chip 1. The semiconductor device having such a LOC structure is normally sealed by the resin 30. At least one of the plurality of signal lines inner leads 12a and 12b is used as a power source different from that of the inner lead 11.

이 실시예의 반도체 장치에 있어서는 전원선용의 내부 리이드(11)상을 본딩 와이어(20, 22)가 통과하는 일이 없다. 이것에 의하여 패키지의 두께를 가급적 얇게 할 수 있다.In the semiconductor device of this embodiment, the bonding wires 20 and 22 do not pass through the inner lead 11 for the power line. Thereby, the thickness of a package can be made as thin as possible.

또한, 상기 실시예에 있어서는 전원선용 내부 리이드(11)의 한 쪽 단부에 접촉된 핀(113)은 제 1 도에 있어서 오른쪽 위에 배치되어 있으나, 내부 리이드(11)를 연장한 위치(오른쪽 중앙)에 배설해도 된다.Further, in the above embodiment, the pin 113 in contact with one end of the inner lead 11 for the power line is disposed on the upper right side in FIG. 1, but the position in which the inner lead 11 is extended (center right). You may excrete on.

다음에, 본 발명에 의한 반도체 장치의 제 2 실시예의 평면도를 제 3 도에 도시한다. 이 실시예의 반도체 장치는 제 1 도에 도시하는 반도체 장치에 있어서 전원선용의 내부 리이드에 따라서 칩(1)의 중앙에 또 1개의 내부 리이드를 설치한 것이다.Next, a plan view of a second embodiment of a semiconductor device according to the present invention is shown in FIG. In the semiconductor device of this embodiment, in the semiconductor device shown in FIG. 1, another inner lead is provided in the center of the chip 1 in accordance with the inner lead for the power supply line.

따라서, 칩(1)의 중앙에는 칩(1)을 분단하도록 2개의 전원선용 내부 리이드(11a, 11b)가 설치되어 있다. 이들 내부 리이드 중의 한 쪽은 구동 전원용으로, 다른 쪽은 접지 전원용으로 사용된다. 그리고, 이들 내부 리이드(11a, 11b)의 중앙부에는 이들 내부 리이드(11a, 11b)와 직교하여 외측으로 연장되도록 접속된 각각의 부분(11a1, 11b2)과 칩(1)의 주변상에 설치된 전원용 패드와는 본딩 와이어(20)에 의하여 접속된다.Therefore, two inner leads 11a and 11b for power lines are provided in the center of the chip 1 so as to divide the chip 1. One of these internal leads is used for the drive power supply and the other for the ground power supply. In addition, a power pad provided on the periphery of each of the portions 11a1 and 11b2 and the chip 1 connected to the center portion of the inner leads 11a and 11b so as to extend outward orthogonal to these inner leads 11a and 11b. Is connected by a bonding wire 20.

이 제 2 실시예의 반도체 장치도 제 1 실시예의 반도체 장치와 같은 효과를 얻을 수 있다.The semiconductor device of this second embodiment also has the same effects as the semiconductor device of the first embodiment.

본 발명에 의한 반도체 장치의 제 3 실시예의 종단면도를 제 4 도에 도시한다.4 is a longitudinal sectional view of the third embodiment of the semiconductor device according to the present invention.

이 실시예의 반도체 장치는 리이드온 칩 구성을 ZIP(zig-zag in-line package) 타입의 것에 적용한 예이다.The semiconductor device of this embodiment is an example in which the lead-on chip configuration is applied to the ZIP (zag-zag in-line package) type.

리이드 프레임(10)의 전원선용의 내부 리이드(11)는 칩(1)을 분단하도록 칩(1)의 대략 중앙에 칩(1)의 한 쪽 축(예컨대, 장축)에 따라서 배설된다. 그리고, 이 내부 리이드(11)의 대략 중앙에는 +자로 교차하도록 접속된 부분(111)이 설치되고, 내부 리이드(11)의 양단에는 내부 리이드(11)가 연장되어 있는 방향과는 대략 직각으로 연장된 전원을 인가하기 위한 핀(112, 113)이 설치되어 있다.The inner lead 11 for the power line of the lead frame 10 is disposed along one axis (eg, long axis) of the chip 1 at approximately the center of the chip 1 so as to divide the chip 1. A portion 111 connected to intersect with a + character is provided at an approximately center of the inner lead 11, and both ends of the inner lead 11 extend at substantially right angles to the direction in which the inner lead 11 extends. Pins 112 and 113 for applying the supplied power are provided.

상기 부분(111)과 칩(1) 주변의 소정 위치 (칩(1)의 장축에 평행한 변의 대략 중앙)에 설치된 전원용 패드는 본딩 와이어(20)를 통하여 접속되어 있다. 칩(1)의 내부 리이드(11) 및 핀(112, 113)에 의하여 둘러싸인 영역에는 신호선용의 내부 리이드(12a)가 배설되고, 칩(1)의 예컨대, 단축에 평행한 변의 외측에 신호선용의 내부 리이드(12b)가 배설되어 있다. 그리고, 내부 리이드(12a, 12b)와 칩(1)의 신호선용 패드는 전원용의 내부 리이드(11)를 통과하는 일이 없는 본딩 와이어(22a, 22b)에 의하여 접속된다. 또, 이 제 3 실시예에 있어서는 신호선용의 복수의 내부 리이드(12a, 12b)중 적어도 1개는 내부 리이드(11)에 접속되는 전원과는 상이한 다른 전원(예컨대, 접지 전원)용으로 사용된다. 또, 내부 리이드(11)의 핀(112, 113)에 각각 가장 가까운 2개의 내부 리이드(12a)를 상기 다른 전원용으로서 사용하고, 이들 2개의 내부 리이드(12a)를 내부 리이드(11)에 따라 칩(1)상에서 접속하도록 해도 된다.The power supply pad provided at the predetermined position (approximately center of the side parallel to the long axis of the chip 1) around the portion 111 and the chip 1 is connected via a bonding wire 20. In the region surrounded by the inner lead 11 and the pins 112 and 113 of the chip 1, an inner lead 12a for a signal line is disposed, and for the signal line outside the side parallel to, for example, a short axis of the chip 1. The inner lead 12b of the is disposed. The inner leads 12a and 12b and the signal line pads of the chip 1 are connected by bonding wires 22a and 22b which do not pass through the inner lead 11 for power. In this third embodiment, at least one of the plurality of internal leads 12a and 12b for the signal line is used for a different power supply (e.g., a ground power supply) different from the power supply connected to the internal lead 11. . In addition, two inner leads 12a closest to the pins 112 and 113 of the inner lead 11 are used for the other power supply, and these two inner leads 12a are chipped along the inner lead 11. You may connect on (1).

또, 제 4 도의 리이드 프레임(12b)은 칩외에 배치되어 있으나, 칩상의 리이드 프레임 스페이스에 여유가 있으면 상기 리이드 프레임(12b)을 다시 칩내측 방향으로 연장하고, 본딩 와이어(22b)를 통하여 칩상에서 칩상의 패드와 접속하는 것도 가능하다.In addition, although the lead frame 12b of FIG. 4 is arranged outside the chip, if there is room in the lead frame space on the chip, the lead frame 12b is extended in the chip-inward direction again, and on the chip via the bonding wire 22b. It is also possible to connect with a pad on a chip.

이 제 3 실시예도 제 1 실시예 및 제 2 실시예와 같이 패키지의 두께를 가급적 얇게 할 수 있다.This third embodiment can also make the thickness of the package as thin as possible in the first and second embodiments.

또, 제 3 실시예의 반도체 장치는 제 1 및 제 2 실시예의 것에 비하여 장치 자체의 사이즈는 커지고, 칩(1)의 본딩 배치도 상이하다.In addition, the semiconductor device of the third embodiment is larger in size than the first and second embodiments, and the bonding arrangement of the chip 1 is also different.

또한, 본원 청구 범위의 각 구성 요건에 병기한 도면 참조 부호는 본원 발명의 이해를 쉽게 하기 위한 것이고, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정하는 의도로 병기한 것은 아니다.In addition, the reference numerals written together in the constituent requirements of the claims of the present application are for ease of understanding of the present invention, and are not written together with the intention of limiting the technical scope of the present invention to the embodiments shown in the drawings.

본 발명에 의하면 신호선용의 내부 리이드 신호선용의 패드를 접속하는 본딩 와이어가 전원선용의 내부 리이드를 통과하는 일이 없으므로 패키지의 두께를 가급적 얇게 할 수 있다.According to the present invention, since the bonding wire connecting the pads for the signal lines to the signal lines does not pass through the inner leads for the power lines, the thickness of the package can be made as thin as possible.

또, 본딩 와이어와 리이드 프레임이 교차하지 않기 때문에 TAB·펌프 등의 리이드와 패드를 직접 접속하는 경우에 본 발명은 쉽게 적용할 수 있다.Moreover, since a bonding wire and a lead frame do not cross | intersect, this invention can be applied easily when a lead and pad, such as a TAB pump, are directly connected.

Claims

A semiconductor device having a lead-on-chip (LOC) structure, comprising: a semiconductor chip having a plurality of bonding pads disposed on a periphery thereof, and a plurality of bonding extending from an outside of the semiconductor chip and disposed on at least one side of the semiconductor chip A power supply lead passing through a space between two adjacent bonding pads of the pads and reaching the semiconductor chip, the power lead including a cross section disposed along one side of the semiconductor chip and fixed on a surface of the semiconductor chip; A surface between the semiconductor chips extending from the outside of the semiconductor chip and passing through a space between two adjacent bonding pads disposed on at least one side of the semiconductor chip, the inner end of the semiconductor chip not intersecting the power line lead. A signal line lead fixed to the power supply lead, the power supply lead and the signal line lead And a bonding wire connecting the power supply line lead and the signal line lead to corresponding bonding pads without intersecting with each other, and a resin encapsulation portion for resin-sealing the elements.

The semiconductor device according to claim 1, wherein said crossing extends beyond the length of said long side along the long side of said semiconductor chip.

The semiconductor device according to claim 2, wherein the crossing portion is connected to the power line lead provided at both ends of the long side of the semiconductor chip.

4. The semiconductor according to claim 3, wherein the lead for power line is provided at both ends of two facing long sides of the semiconductor chip, and the cross section is connected to the lead for power line provided along the same long side. Device.

The semiconductor device according to claim 4, wherein the power supply lead is connected to another power supply lead belonging to a power system different from the cross section.

The semiconductor device according to claim 1, wherein an inner end portion of the signal line lead is bent in a direction in which the bonding pad connected to itself is present.

The semiconductor device according to claim 1, wherein the cross section comprises a plurality of sub sections disposed along the long side of the semiconductor chip.

The semiconductor device according to claim 1, wherein the cross section includes line bearings in predetermined angular directions at one point.

2. The signal line lead connected to the bonding pad on the semiconductor long side and the signal line lead connected to the bonding pad on the short side of the semiconductor chip are derived from one axis of the resin encapsulation portion. A semiconductor device, characterized in that.

The semiconductor device according to claim 1, wherein said inner lead passes between said bonding pads from the outside onto said semiconductor chip.

A semiconductor device having a lead-on-chip (LOC) structure, comprising: a space between a semiconductor chip having a plurality of bonding pads disposed on a periphery thereof, and two adjacent bonding pads of the bonding pads disposed on at least one side of the semiconductor chip; A lead for a power supply line extending from an outside of the semiconductor chip to reach the semiconductor chip by passing through and including a cross section disposed along one axis of the semiconductor chip and fixed on a surface of the semiconductor chip; Extends from the outside and passes through a space between two adjacent bonding pads disposed on at least one side of the semiconductor chip, the inner end of which is disposed on the semiconductor chip so as not to intersect the lead for the power line and adheres to the surface of the semiconductor chip A signal line lead, the power line lead and the signal line lead Bonding wires for connecting the power line leads and the signal line leads to corresponding bonding pads without intersecting with each other; and a resin encapsulation portion for resin encapsulating the elements, wherein the crossing portion is at a predetermined angle at one point. And a line bearing connected to said power bonding pad existing in the center on the long side of said semiconductor chip.

A semiconductor device having a lead-on-chip (LOC) structure, comprising: a space between a semiconductor chip having a plurality of bonding pads disposed on a periphery thereof, and two adjacent bonding pads of the bonding pads disposed on at least one side of the semiconductor chip; And a power line lead extending from the outside of the semiconductor chip to pass on the semiconductor chip, the lead including a cross section disposed along one side of the semiconductor chip and fixed on a surface of the semiconductor chip. The portion includes a plurality of lines arranged in parallel to a central portion and connected to the power line leads provided at both ends of each long side of the semiconductor chip, respectively, and extending from the outside of the semiconductor chip on at least one side of the semiconductor chip. The inner end passes through the space between two adjacent bonding pads A signal line lead disposed on the semiconductor chip so as not to cross an existing power line lead and fixed to a surface of the semiconductor chip, and the power line lead and the signal line lead without crossing the power line lead and the signal line lead. And a resin encapsulation portion for encapsulating the elements, the bonding wire connecting the bonding pads to the corresponding bonding pads.