KR0127963Y1 - 대 전력용 트랜지스터 제어회로 - Google Patents

대 전력용 트랜지스터 제어회로 Download PDF

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KR0127963Y1 KR2019940020896U KR19940020896U KR0127963Y1 KR 0127963 Y1 KR0127963 Y1 KR 0127963Y1 KR 2019940020896 U KR2019940020896 U KR 2019940020896U KR 19940020896 U KR19940020896 U KR 19940020896U KR 0127963 Y1 KR0127963 Y1 KR 0127963Y1
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Abstract

본 고안은 전원 장치에 사용되는 파워 트랜지스터의 전원 반동을 트랜지스터로 검출해서 출력을 연속적으로 제어하는 대 전력용 트랜지스터 제어 회로에 관한 것으로, 특히 파워 트랜지스터의 스위칭 신호 발생시 상/하 두쌍의 트랜지스터가 쇼트되는 것을 방지하기 위해 안정된 지연 시간을 만들어 주고, 스위칭 주파수를 제한해 줌으로서 과주파수로 인한 과열을 방지할 수 있도록 된 것이다.

Description

대 전력용 트랜지스터 제어회로
제1도는 본 고안에 따른 대 전력용 트랜지스터 제어 회로도.
제2도의 (a) 내지 (o)는 제1도에 따른 각부 펄스 파형도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 반전 증폭부 12,22 : 제1,2지연시간 발생부
13,23 : 제1,2주파수 제한부 21 : 비반전 증폭부
MV1,MV2 : 단안정 멀티바이브레이터
OP1-OP4 : 연산 증폭기 NOR1,NOR2 : 노아 게이트
11-15 : 인버터
본 고안은 전원장치에 사용되는 모터 제어용 파워 트랜지스터를 온/오프시킴으로써 모터를 제어하기 위한 트랜지스터 제어회로에 관한 것으로, 특히 파워 트랜지스터가 동시에 턴-온 됨으로써 상/하 두쌍의 트랜지스터가 쇼트되는 것을 방지하기 위해 오프시간을 제공해 주며, 또한 스위칭 주파수를 제한해 줌으로써 과주파수로 인한 과열을 방지할 수 있도록 한 대 전력용 트랜지스터 제어회로에 관한 것이다.
일반적으로 전원장치에 사용되는 파워 트랜지스터를 제어하기 위한 종래의 트랜지스터 제어회로는, 전원장치에 인가되는 전원 변동을 트랜지스터로 검출해서 출력을 연속적으로 제어함에 있어서 저항과 콘덴서의 값에 따른 시정수만큼 시간 지연시킨 후, 인버터를 통해 출력된 신호에 의하여 파워 트랜지스터를 온/오프시켜 트랜지스터를 제어하였다.
그러나 이와같은 종래의 트랜지스터 제어회로는, 인버터 자체의 임계전압이 온도에 따라 영향을 받기 때문에 정확한 시간지연을 얻기가 힘들고, 부정확한 시간 지연으로 인해 트랜지스터 오프시간의 변화폭이 크며, 주파수 제한회로의 동작이 정확하지 못한 문제점이 있었다.
이에 본 고안은 상기한 바와 같은 제 문제점을 해소시키기 위한 것으로서, 파워 트랜지스터의 스위칭 신호 발생시 상/하 두쌍의 트랜지스터가 쇼트되는 것을 방지하기 위한 안정된 지연시간을 만들어주고, 과주파수에 의한 스위칭 주파수를 제한할 수 있도록한 대 전력용 트랜지스터 제어회로를 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 고안의 대 전력용 트랜지스터 제어회로는, 입력된 신호를 반전 증폭하여 출력시키는 반전 증폭부와 : 상기 반전 증폭부에서 반전 증폭되어 출력된 신호를 시정수만큼 시간지연시킴으로써 상/하 두쌍의 트랜지스터가 동시에 턴-온되는 것을 방지하기 위한 제1지연시간 발생부 : 상기 제1지연시간 발생부에서 소정 시간 지연된 후 온/오프되는 트랜지스터의 오프 시간을 일정시간 이상으로 제한하여 주는 제1주파수 제한부 : 입력된 신호를 기준 전압과 비교 증폭하여 출력시키는 비반전 증폭부 : 상기 비반전 증폭부에서 반전 증폭되어 출력된 신호를 시정수만큼 시간지연시킴으로써 상/하 두쌍의 트랜지스터가 동시에 턴-온되는 것을 방지하기 위한 제2지연시간 발생부 : 및 상기 제2지연시간 발생부에서 소정 시간 지연된 후 온/오프되는 트랜지스터의 오프 시간을 일정시간 이상으로 제한하여 주는 제2주파수 제한부를 포함하여 구성되어 있다.
이하, 첨부된 예시 도면을 참조하여 본 고안을 자세히 설명한다.
본 고안에 따른 대 전력용 트랜지스터 제어회로는 첨부한 도면에 도시한 회로도에서 볼 수 있는 바와 같이, 입력된 신호를 반전 증폭하여 출력시키는 반전 증폭부(11)와 : 이 반전 증폭부(11)에서 반전 증폭되어 출력된 신호를 시정수만큼 시간 지연 시킴으로써 상/하 두쌍의 트랜지스터가 동시에 턴-온되는 것을 방지하기 위한 제1지연시간 발생부(12) : 이 제1지연시간 발생부(12)에서 소정 시간 지연된 후 온/오프되는 트랜지스터의 오프시간을 일정시간 이상으로 제한하여 주는 제1주파수 제한부(13) : 입력된 신호를 기준 전압과 비교 증폭하여 출력시키는 비반전 증폭부(21) : 이 비반전 증폭부(21)에서 비교 증폭되어 출력된 신호를 시정수만큼 시간 지연 시킴으로써 상/하 두쌍의 트랜지스터가 동시에 턴-온되는 것을 방지하기 위한 제2지연시간 발생부(22) :및 이 제2지연시간 발생부(22)에서 소정시간 지연된 후 온/오프되는 트랜지스터의 오프시간을 일정시간 이상으로 제한하여 주는 제2주파수 제한부(23)로 구성된다.
상기 반전 증폭부(11)는 제어신호(CW/CCW) 입력이 저항(R1)을 통해 연산 증폭기(OP1)의 반전 단자(-)에 접속되고, 상기 연산 증폭기(OP1)의 비반전 단자(+)는 저항(R2,E3)으로 이루어진 전압 분배기에 접속되며, 상기 연산 증폭기(OP1)의 출력 단자는 저항(E4)을 통해 전원(+15V)에 접속되어 구성된다.
상기 제1지연시간 발생부(12)는 상기 반전 증폭부(11)의 출력이 저항(E5)을 통해 연산 증폭기(OP2)의 비반전 단자(+)에 접속됨과 아울러 상기 저항(E5)과 병렬 접속된 저항(R6) 및 다이오드(D1)를 통해 접지 콘덴서(C1)에 접속되고, 상기 연산 증폭기(OP2)의 반전 단자(-)는 저항(R7,R8)으로 이루어진 전압 분배기에 접속되며, 상기 연산 증폭기(OP2)의 출력단자는 저항(R9)을 통해 접속되어 구성된다.
상기 제1주파수 제한부(13)는 모든 입력이 로우 논리 레벨일 경우 하이 논리 레벨 신호를 출력시키는 노아 게이트(NOR1)와 : 이 노아 게이트(NOR1)의 출력을 입력받아 그 입력 펄스에 동기되어 결정된 펄스폭의 방형파를 상기 노아 게이트(NOR1)로 출력시키는 단안정 멀티바이브레이터(MV1) : 이 단안정 멀티바이브레이터(MV1)의 오프 시간을 제한하기 위한 저항(E10) 및 콘덴서(C2)를 포함하여 구성된다. 여기서, 상기 단안정 멀티바이브레이터(MV1)는 그 입력신호가 '하이' 논리 레벨에서 '로우' 논리 레벨로 천이하는 하강에지에서 준안정 상태인 '하이' 논리 레벨로 천이하고, 일정시간을 준안정 상태를 유지한 후 다시 안정 상태인 '로우 논리 레벨로 천이한다.
상기 비반전 증폭부(21)는 제어 신호(CW/CCW) 입력이 저항(R11)을 통해 연산 증폭기(OP3)의 비반전 단자(+)에 접속되고, 상기 연산 증폭기(OP3)의 반전 단자(-)는 저항(R12,R13)으로 이루어진 전압 분배기에 접속되며, 상기 연산 증폭기(OP3)의 출력 단자는 저항(R14)을 통해 전원(+15V)에 접속되어 구성된다.
상기 제2지연시간 발생부(22)는 상기 제1지연시간 발생부(12)와 동일한 구성으로 되어 있으며, 상기 제2주파수 제한부(23)는 상기 제1주파수 제한부(13)와 동일한 구조로 구성되어 있다.
제2도는 본 고안에 따른 각부 펄스 파형도로서, (a)는 모터의 발향을 결정하기 위한 제어 신호(CW,CCW)의 펄스 파형도이고, (b)는 반전 증폭부(11)를 통해 입력 신호를 반전 증폭시킨 출력신호(a)의 출력 파형도이며, (c)는 제1지연시간 발생부(12)를 통해 시정수만큼 시간 지연된 신호(b)의 펄스 파형도이고, (d)는 인버터(11)를 통과하여 반전된 신호(c)의 펄스 파형도이며, (e)는 제어신호(CW/CCW)를 인버터(12,13)에 의해 재반전시킨 신호(d)의 펄스 파형도이며, (f)는 펄스폭 변조신호(VPWM)를 인버터(15)에 의해 반전시킨 신호(e)의 펄스 파형도이며, (g)는 제1주파수 제한부(13)의 단안정 멀티바이브레이터(MW1)의 출력신호(f)의 펄스 파형도이고, (h)는 노아 게이트(NOR1)를 통한 제1주파수 제한부(13)의 출력신호(PWM1)의 펄스 파형도이다.
또한, 제2도의 (i)는 비반전 증폭부(21)를 통해 입력신호를 비교 증폭시킨 출력신호(g)의 출력 파형도이고, (j)는 제2지연시간 발생부(22)를 통해 시정수만큼 시간 지연된 신호(h)의 펄스 파형도이며, (k)는 인버터(14)를 통과하여 반전된 신호(i)의 펄스 파형도이고, (l)는 제어신호(CW/CCW)를 인버터(12)에 의해 반전시킨 신호(j)의 펄스 파형도이며, (n)는 펄스폭 변조신호 (VPWM)를 제2주파수 제한부(23)의 노아 게이트(NOR2)로 입력시킨 신호(k)의 펄스 파형도이고, (m)는 제2주파수 제한부(23)의 단안정 멀티바이브레이터(MV2)의 출력신호(l)의 펄스 파형도이며, (o)는 노아 게이트(NOR2)를 통한 제2주파수 제한부(23)의 출력신호(PWM2)의 펄스 파형도이다.
이하 상기와 같이 구성된 본 고안의 작용 및 효과를 설명한다.
모터의 방향을 결정하기 위한 제어신호(CW/CCW)가 제2도의 (a)와 같이 입력되면, 즉 하이 신호(H)일 때는 반시계 방향(CCW)으로 모터를 턴-온시키고, 반대로 로우 신호(L)일 때는 시계 방향(CW)으로 모터를 턴-온시키도록 제어신호(CW/CCW)가 입력되면, 이 제어신호(CW/CCW)는 반전 증폭부(11)의 저항(R1)을 통해 연산 증폭기(OP1)의 반전 단자(-)로 입력되어 비반전 단자(+)로 입력된 전원 전압(+15V)의 분배 전압과 비교된 후, 제2도의 (나)와 같이 반전 증폭된 신호(a)를 출력시킨다.
상기 연산 증폭기(OP1)를 통해 반전 증폭된 제2도의 (b)와 같은 신호(a)는, 제1지연시간 발생부(12)의 저항(R5,R6) 및 콘덴서(C1)를 통해 연산 증폭기(OP2)의 비반전 단자(+)로 입력되어 저항(R7,R9)을 통해 반전 단자(-)로 입력된 전원 전압(+15V)의 분배 전압과 비교된 후, 저항(R5)과 콘덴서(C1)에 따라 설정된 시정수에 의해서 지연시간이 결정되어 이 결정된 지연 시간만큼 소정 시간 지연된 제2도의 (다)와 같은 신호(b)를 출력시킨다.
상기 제1지연시간 발생부(12)에서 저항(R5)과 콘덴서(C1)의 시정수에 의해서 제2도의 (c)와 같이 소정 시간 지연된 신호(b)는, 인버터(11)를 통해 제2도의 (d)와 같은 신호로 반전되어 제1주파수 제한부(13)의 노아 게이트(NOR1)의 일측 입력(c)으로 인가되고, 상기 노아 게이트(NOR1)의 타측 입력(d)으로 제2도의 (a)와 같은 제어신호(CW/CCW)가 인버터(12,13)를 통해 제2도의 (e)와 같이 인가된 후, 상기 노아 게이트(NOR1)의 타측 입력(e)으로 인버터(15)를 통해 제2도의 (f)와 같은 펄스폭 변조신호(VPWM)가 인가되면, 상기 노아 게이트(NOR1)는 모든 입력이 로우일 때만 하이신호를 출력시키는 노아 게이트(NOR1)의 동작 논리에 따른 신호를 단안정 멀티바이브레이터(MV1)에 트리거신호로 입력시킨다.
즉, 상기 멀티바이브레이터의 입력신호 즉, 노아 게이트(NOR1)에서 출력되는 트리거 신호가 '하이'에서 '로우'로 천이하면 멀티바이브레이터의 출력신호는 안정 상태인 '로우'레벨에서 준안정 상태인 '하이' 레벨로 천이하고, 준안정 상태인 '하이' 레벨을 스위칭 시간동안 유지하는데 이 스위칭 시간을 결정하는 것이 캐패시터(C2)와 저항(R10)이다.
즉, 캐패시터(C2)와 저항(R10)에 의해 설정된 시정수에 의해서 결정된 스위칭 시간동안 이 단안정 멀티바이브레이터(MV1)는 준안정 상태의 '하이' 레벨을 출력하고, 스위칭 시간이 경과후 다시 안정 상태인 '로우' 레벨을 출력하게 된다. 따라서 단안정 멀티바이브레이터(MV1)는 제2도의 (g)와 같은 신호를 노아 게이트(NOR1)의 입력(f)로 출력시킨다.
단안정 멀티바이브레이터(MV1)로부터 제2도의 (g)와 같이 오프시간이 시정수만큼 지연된 신호를 입력받은 노아 게이트(NOR1)는, 모든 입력이 '로우'일때만 '하이'신호를 출력시키는 노아 게이트(NOR1)으 동작 논리에 의해 제2도의 (h)와 같은 출력신호(PWM1)를 출력하게 됨으로써, 노아게이트(NOR1)를 통한 상기 제1주파수 제한부(13)의 출력(PWM1)은 모터를 시계 방향(CW)으로 구동시키게 된다.
한편, 제2지연시간 발생부(22)로 모터의 방향을 결정하기 위한 제어신호(CW/CCW)가 제2도의 (a)와 같이 입력되면, 즉 하이 신호(H)일 때는 반시계 방향(CCW)으로 모터를 턴-온시키고, 반대로 로우 신호(L)일 때는 시계 방향(CW)으로 모터를 턴-온 시키도록 제어신호(CW/CCW)가 입력되면, 이 제어신호(CW/CCW)는 비반전 증폭부(21)의 저항(R11)을 통해 연산 증폭기(OP3)의 비반전 단자(+)로 입력되어, 반전 단자(-)로 입력된 전원전압(+15V)의 분배 전압과 비교된 후, 제2도의 (자)와 같이 비교 증폭된 신호(g)를 출력시킨다.
상기 연산 증폭기(OP3)를 통해 비교 증폭된 제2도의 (i)와 같은 신호는, 제2지연시간 발생부(22)의 저항(R15,R16) 및 콘덴서(C3)를 통해 연산 증폭기(OP4)의 비반전 단자(+)로 입력되어 저항(R17,R18)을 통해 반전 단자(-)로 입력된 전원 전압(+15V)의 분배 전압과 비교된 후, 저항(R15)과 콘덴서(C3)에 따라 설정된 시정수에 의해서 지연 시간이 결정되어 이 결정된 지연 시간만큼 소정 시간 지연된 제2도의 (차)와 같은 신호(h)를 출력시킨다.
상기 제2지연시간 발생부(22)에서 저항(R15)과 콘덴서(C3)의 시정수에 의해서 제2도의 (차)와 같이 소정 시간 지연된 신호(h)는, 인버터(14)를 통해 제2도의 (카)와 같은 신호로 반전되어 제2주파수 제한부(23)의 노아 게이트(NOR2)의 일측 입력(i)으로 인가되고, 상기 노아 게이트(NOR2)의 타측 입력(j)으로 제2도의 (a)와 같은 제어 신호(CW/CCW)가 인버터(12)를 통해 제2도의 (l)와 같이 인가된 후, 상기 노아 게이트(NOR2)의 타측 입력으로 제2도의 (n)와 같은 펄스폭 변조 신호(VPWM)가 인가되면, 상기 노아 게이트(NOR2)는 모든 입력이 로우일 때만 하이 신호를 출력시키는 노아 게이트(NOR2)의 동작 논리에 따른 신호를 단안정 멀티바이브레이터(MV2)에 트리거 신호로 입력시킨다.
즉, 상기 멀티바이브레이터(MV2)의 입력신호 즉, 노아 게이트(NOR2)에서 출력되는 트리거신호가 '하이'에서 '로우'로 천이하면 멀티바이브레이터(MV2)의 출력신호는 안정상태인 '로우' 레벨에서 준안정 상태인 '하이'레벨로 천이하고, 준안정 상태인 '하이'레벨을 스위칭 시간동안 유지하는데 이 스위칭 시간을 결정하는 것이 캐패시터(C4)와 저항(R20)이다.
즉, 캐패시터(C4)와 저항(R20)에 의해 설정된 시정수에 의해서 결정된 스위칭 시간동안 이 단안정 멀티바리브레이터(MV2)는 준안정 상태의 '하이' 레벨을 출력하고, 스위칭 시간이 경과후 다시 안정 상태인 '로우' 레벨을 출력하게 된다. 따라서 단안정 멀티바이브레이터(MV2)는 제2도의 (m)와 같은 신호를 노아 게이트(NOR2)의 입력(l)로 출력시킨다.
단안정 멀티바이브레이터(MV2)로부터 제2도의 (m)와 같이 오프시간이 시정수만큼 지연된 신호를 입력받은 노아 게이트(NOR2)는, 모든 입력이 '로우'일 때만 '하이' 신호를 출력시키는 노아 게이트(NOR2)의 동작 논리에 의해 제2도의 (o)와 같은 출력신호(PWM2)를 출력하게 됨으로써, 노아 게이트(NOR2)를 통한 상기 제2주파수 제한부(23)이 출력(PWM2)은 모터를 반시계 방향(CCW)으로 구동시키게 된다.
이와 같이 모터의 방향을 결정하기 위한 제어 신호(CW/CCW)가 제2도의 (a)와 같이 입력되면, 반전 증폭부(11)를 통해 제2도의 (b)와 같이 반전 증폭된 신호를 입력받은 제1지연시간 발생부(12)의 출력은 저항(R5)과 콘덴서(C1)를 통한 제1주파수 제한부(13)의 출력(PWM1)은 제2도의 (아)와 같은 신호를 출력하게 되고, 비반전 증폭부(21)를 통해 제2도의 (i)와 같이 비교 증폭된 신호를 입력받은 제2지연시간 발생부(22)의 출력은 저항(R15)과 콘덴서(C3)의 시정수만큼 시간 지연된 제2도의 (j)와 같은 신호를 출력시킴으로써 인버터(14)를 통한 제2주파수 제한부(23)의 출력(PWM2)은 제2도의 (o)와 같은 신호를 출력하게 되는 바, 모터의 방향을 결정하기 위한 제어 신호(CW/CCW)가 하이 레벨(H)로 입력되면 제2지연시간 발생부(22)를 통한 제2주파수 제한부(23)의 출력(PWM2)에 의해 파워 트랜지스터를 반시계 방향(CCW)으로 구동시킬 수 있고, 반대로 모터의 방향을 결정하기 위한 제어신호(CW/CCW)가 로우 레벨(L)로 입력되면 제1지연시간 발생부(12)를 통한 제1주파수 제한부(13)의 출력(PWM1)에 의해 파워 트랜지스터를 시계 방향으로 구동시킬 수 있으므로서, 상/하 두쌍의 파워 트랜지스터를 시계 방향 또는 반시계 방향으로 교번적으로 구동시킬 수 있게 되는 것이다.
이상에서 상세히 설명한 바와 같이 본 고안에 따른 대 전력용 트랜지스터 제어 회로는, 파워 트랜지스터의 스위칭 신호 발생시 상/하 두쌍의 트랜지스터가 쇼트되는 것을 방지하기 위해 안정된 오프 시간을 만들어 줄 수 있고, 스위칭 주파수를 제한해 줌으로써 과 주파수로 인한 과열을 방지할 수 있어 회로의 성능 및 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (5)

  1. 입력된 신호를 반전 증폭하여 출력시키는 반전 증폭부(11)와; 이 반전 증폭부(11)에서 반전 증폭되어 출력된 신호를 시정수만큼 시간 지연시킴으로써 상/하 두쌍의 트랜지스터가 동시에 턴-온되는 것을 방지하기 위한 제1지연시간 발생부(12); 이 제1지연시간 발생부(12)에서 소정 시간 지연된 후 온/오프되는 트랜지스터의 오프 시간을 일정시간 이상으로 제한하여 주는 제1주파수 제한부(13); 입력된 신호를 기준 전압과 비교 증폭하여 출력시키는 비반전 증폭부(21); 이 비반전 증폭부(21)에서 비교 증폭되어 출력된 신호를 시정수만큼 시간 지연시킴으로서 상/하 두쌍의 트랜지스터가 동시에 턴-온되는 것을 방지하기 위한 제2지연시간 발생부(22); 및 이 제2지연시간 발생부(22)에서 소정 시간 지연된 후 온/오프되는 트랜지스터의 오프 시간을 일정시간 이상으로 제한하여 주는 제2주파수 제한부(23)로 구성된 대 전력용 트랜지스터 제어 회로.
  2. 제1항에 있어서, 상기 반전 증폭부(11)는 제어 신호(CW/CCW) 입력이 저항(R1)을 통해 연산 증폭기(OP1)의 반전 단자(-)에 접속되고, 상기 연산 증폭기(OP1)의 비반전 단자(+)는 저항(R2,R3)으로 이루어진 전압 분배기에 접속되며, 상기 연산 증폭기(OP1)으 출력 단자는 저항(R4)을 통해 전원(+15V)에 접속되어 구성된 것을 특징으로 하는 대 전력용 트랜지스터 제어 회로.
  3. 제1항에 있어서, 상기 제1지연시간 발생부(12)는 상기 반전 증폭부(11)의 출력이 저항(R5)을 통해 연산 증폭기(OP2)의 비반전 단자(+)에 접속됨과 아울러 상기 저항(R5)과 병렬 접속된 저항(R6) 및 다이오드(D1)를 통해 접지 콘덴서(C1)에 접속되고, 상기 연산 증폭기(OP2)의 반전 단자(-)는 저항(R7,R8)으로 이루어진 전압 분배기에 접속되며, 상기 연산 증폭기(OP2)의 출력 단자는 저항(R9)을 통해 전원(+15V)에 접속되어 구성된 것을 특징을 하는 대 전력용 트랜지스터 제어 회로.
  4. 제1항에 있어서, 상기 제1주파수 제한부(13)는 모든 입력이 로우 논리 레벨일 경우 하이 논리 레벨 신호를 출력시키는 노아 게이트(NOR1)와; 이 노아 게이트(NOR1)의 출력을 입력받아 그 입력 펄스에 동기되어 결정된 펄스폭의 방형파를 상기 노아 게이트(NOR1)로 출력시키는 단안정 멀티바이브레이터(MV1); 이 단안정 멀티바이브레이터(MV1)의 오프 시간을 제한하기 위한 저항(R10) 및 콘덴서(C2)를 포함하여 구성된 것을 특징으로 하는 대 전력용 트랜지스터 제어 회로.
  5. 제1항에 있어서, 상기 비반전 증폭부(21)는 제어 신호(CW/CCW) 입력이 저항(R11)을 통해 연산 증폭기(OP3)의 비반전 단자(+)에 접속되고, 상기 연산 증폭기(P3)의 반전 단자(-)는 저항(R12,R13)으로 이루어진 전압 분배기에 접속되며, 상기 연산 증폭기(OP3)의 출력 단자는 저항(R14)을 통해 전원(+15V)에 접속되어 구성된 것을 특징으로 하는 대 전력용 트랜지스터 제어 회로.
KR2019940020896U 1994-08-18 1994-08-18 대 전력용 트랜지스터 제어회로 KR0127963Y1 (ko)

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