KR0127359Y1 - 반도체 제조용 리드 프레임 - Google Patents
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Abstract
본 고안은 반도체 제조용 리드 프레임에 관한 것으로서, 더욱 상세하게는 리드 프레임에 관한 것으로서, 더욱 상세하게는 리드와 가열대의 접촉면을 극대화하여 와이어본딩 불량을 방지할 수 있도록 한 것이다.
이를 위해, 본 고안은 인너리드부와 아우터리드부로 이루어진 리드(3)를 구비한 반도체 패키지 제조용 리드 프레임에 있어서, 상기 리드(3)의 인너리드부 끝단의 코이닝면(3b) 외측 상면에 요입홈(3a)을 형성하고, 상기 요입홈(3a)으로 부터 인너리드부 선단까지를 일정 각도(θ) 하향 경사지게 절곡 형성하여서 된 것이다.
Description
제1도는 종래 리드프레임이 가열대에 올려진 상태에서 클램프가 인너리드부 선단을 누르고 있는 시점의 정면도.
제2도는 종래의 반도체 패키지 내부 구조를 나타낸 개략도.
제3도는 본 고안에 따른 리드프레임이 가열대에 올려진 상태에서 클램프가 인너리드부 선단을 누르기 전의 정면도.
제4도는 제3도 상태에서 클램프가 인너리드부를 눌렀을 때의 정면도.
제5도는 본 고안에 따른 반도체 패키지 내부 구조를 나타낸 개략도.
제6도는 본 고안에 따른 인너리드부의 다른 실시예를 나타낸 정면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 다이패드 2 : 칩
3 : 리드 3a : 요입홈
3b : 코이닝면 4 : 와이어
5 : 가열대 6 : 클램프
본 고안은 반도체 제조용 리드 프레임에 관한 것으로서, 더욱 상세하게는 리드와 가열대(heater block)간의 접촉면적을 극대화하여 전열성을 향상시키므로써 와이어 본딩 불량을 방지할 수 있도록 한 것이다.
종래에는 다이패드(1)의 상면에 칩(2)이 부착된 상태에서 상기 칩(2) 상면에 형성되는 외부접속단자인 본딩패드와 리드(3)를 제1도에 도시한 바와 같이, 와이어(4)를 이용하여 전기적으로 연결하게 된다.
이때, 상기 리드(3)의 인너리드부 선단에는, 와이어 본딩시 와이어(4)와 리드(3)와의 접착력이 강화되도록 본딩면을 평탄화하기 위한 코이닝 공정이 수행되며, 이에 따라 코이닝면(3b)이 형성되어 있다.
따라서, 와이어 본딩을 위해서는 다이패드(1)의 상면에 칩(2)이 부착된 리드 프레임을 가열대(5) 상부에 올려 놓은 후, 상기 가열대(5)를 가열시킨 상태에서 와이어 본딩을 수행하게 된다.
이때, 와이어 본딩을 볼본딩이라 불리는 1차본딩 및 2차본딩으로 이루어지며, 상기 칩(2)의 본딩패드에 와이어(4)의 일단을 연결하는 볼본딩 수행후, 리드(3)의 코이닝면(3b)에 와이어(4)의 타단을 연결하여 2차본딩을 수행하게 된다.
한편, 와이어 본딩 완료 후에는 봉지수지를 이용한 봉지공정을 수행하고, 이어서 트리밍 및 포밍 등의 공정을 순차적으로 수행하게 되며 이에 따라 제2도에 나타낸 바와 같은 형태의 내부 구조를 갖는 반도체 패키지가 완성된다.
그러나, 종래에는 와이어 본딩시, 리드(3)의 구조적인 특징으로 인해 리드 프레임이 가열대(5)에 안착된 상태에서, 리드(3)의 인너리드부 선단을 클램프(6)를 이용하여 클램핑시 제1도에 나타낸 바와 같이 리드(3)의 선단이 가열대(5)와 접촉되지 못하고 들뜨게 되는 문제점이 있었다.
즉, 클램프(6)가 누르는 위치가 코이닝면(3b) 바깥쪽이므로 지렛대 원리에 의해 인너리드부의 코이닝면(3b)이 선단으로 갈수록 가열대(5)로부터 멀리 이격되는 현상이 발생하게 된다.
이에 따라, 가열대(5)로부터 리드(3)로의 열 전달이 나빠지게 되고, 인너리드부의 코이닝면(3b)이 충분히 가열되지 못한 상태에서 와이어 본딩이 이루어지므로 인해 상기 인너리드부의 코이닝면(3b)에 본딩되는 와이어(4)의 본딩 불량이 발생되는등 문제점이 있었다.
본 고안은 상기한 문제점을 해결하기 위해 안출한 것으로서, 와이어 본딩을 위한 클램핑시 인너리드부의 들뜸으로 인해 발생하는 와이어 본딩 불량을 방지할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 고안의 형태에 따르면, 코이닝면(3b)이 형성된 인너리드부와 상기 인너리드부로부터 연장형성된 아우터리드부로 이루어지는 리드(3)를 구비한 반도체 패키지 제조용 리드 프레임에 있어서; 상기 리드(3)의 인너리드부 상부면 또는 하부면상에 요입홈(3a)을 형성함과 더불어 상기 요입홈(3a)으로부터 인너리드부 선단까지를 일정 각도로 하향 경사지게 한 것을 특징으로 하는 반도체 제조용 리드 프레임이 제공된다.
이하, 본 고안을 일실시예로 도시한 첨부도면 제3도 내지 제5도를 참조하여 상세히 설명하면 다음과 같다.
제3도는 본 고안에 따른 리드 프레임이 가열대에 올려진 상태에서 클램프가 인너리드부 선단을 누르기 전의 정면도이고, 제4도는 제3도 상태에서 클램프가 인너리드부를 눌렀을 때의 정면도이며, 제5도는 본 고안에 따른 반도체 패키지 내부 구조를 나타낸 개략도이다.
본 고안은 인너리드부와 아우터리드부로 이루어진 리드(3)를 구비한 반도체 패키지 제조용 리드 프레임에 있어서, 상기 리드(3)의 인너리드부 끝단의 코이닝면(3b) 외측 상면에 반원형의 요입홈(3a)을 형성하고, 상기 요입홈(3a)으로부터 인너리드부 선단까지를 일정 각도(θ) 하향 경사지게 절곡 형성하여서 된 것이다.
한편, 제6도는 본 고안에 따른 인너리드부의 다른 실시예를 나타낸 정면도로서, 상기 요입홈(3a)은 제6도에 나타낸 바와 같이 리드(3)의 인너리드부 저면에 형성할 수도 있으며, 인너리드부의 양면에 형성하여도 무방하다.
이와 같이 구성된 본 고안의 작용은 다음과 같다.
먼저, 칩(2)이 다이패드(1) 상면에 본딩된 상태로 가열대(5) 상부에 안착된 리드 프레임의 인너리드부가 클램프(6)에 의해 클램핑되기 전에는 제3도에 나타낸 바와 같이 인너리드부의 요입홈(3a)이 형성된 부위가 가열대(5) 상면에 밀착되지 못하고 이격된 상태를 유지하게 된다.
이와 같이 된 상태에서 클램프(6)가 하강하여 리드(3)의 요입홈(3a)이 형성된 부위를 누르면 요입홈(3a)이 형성된 부위를 힌지점으로하여 리드(3)가 펴지므로써 제4도에 나타낸 바와 같이, 가열대(5)의 상면에 리드(3)의 저면이 긴밀하게 접촉하게 된다.
즉, 종래에는 클램핑 전에는 가열대(5) 상면에 접촉하고 있던 리드의 인너리드부 선단이 클램핑에 의해 들뜨게 되지만, 본 고안에서는 클램핑 전에는 가열대(5)로부터 이격되어 있던 인너리드부가 클램핑에 의해 긴밀히 가열대에 접하게 되는 구조이다.
따라서, 본 고안은 다이패드(1)의 상면에 칩(2)이 고정된 리드 프레임을 가열대(5)의 상부에 안착시킨 후, 클램프(6)를 이용하여 클램핑할 때, 인너리드부 선단이 가열대(5) 상면으로부터 들떠 이격되는 현상없이 전체적으로 긴밀하게 접속되어 가열대로부터 코이닝면(3b)으로 전달되는 열이 극대화 되므로 와이어 본딩이 원활하게 진행되되며 본딩력이 강화된다.
이상에서와 같이, 본고안은 가열대(5)와 리드(3)간의 접촉면적을 극대화하므로써 리드(3)의 인너리드부와 칩(2)의 본딩패드 사이를 와이어(4)로 연결하는 와이어 본딩시 와이어(4)와 코이닝면(3b)과의 본딩력을 강화시켜 본딩 공정의 신뢰성을 향상시킬 수 있으며, 나아가 반도체 소자 제조 공정의 수율을 향상시킬 수 있는 매우 유용한 고안이다.
Claims (1)
- 코이닝면(3b)이 형성된 인너리드부와 상기 인너리드부로부터 연장형성된 아우터리드부로 이루어지는 리드(3)를 구비한 반도체 패키지 제조용 리드 프레임에 있어서; 상기 리드(3)의 인너리드부 상부면 또는 하부면상에 리드(3)의 길이 방향에 대해 직교하는 방향으로 길이를 갖는 반원형의 요입홈(3a)을 형성함과 더불어 상기 요입홈(3a)으로부터 인너리드부 선단까지를 일정 각도로 하향 경사지게 절곡 형성한 것을 특징으로 하는 반도체 제조용 리드 프레임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2019940038459U KR0127359Y1 (ko) | 1994-12-30 | 1994-12-30 | 반도체 제조용 리드 프레임 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2019940038459U KR0127359Y1 (ko) | 1994-12-30 | 1994-12-30 | 반도체 제조용 리드 프레임 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR960025518U KR960025518U (ko) | 1996-07-22 |
KR0127359Y1 true KR0127359Y1 (ko) | 1999-04-15 |
Family
ID=19404685
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR2019940038459U KR0127359Y1 (ko) | 1994-12-30 | 1994-12-30 | 반도체 제조용 리드 프레임 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR0127359Y1 (ko) |
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1994
- 1994-12-30 KR KR2019940038459U patent/KR0127359Y1/ko not_active IP Right Cessation
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Publication number | Publication date |
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KR960025518U (ko) | 1996-07-22 |
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