KR0125294B1 - Contact hole forming method of semiconductor device - Google Patents
Contact hole forming method of semiconductor deviceInfo
- Publication number
- KR0125294B1 KR0125294B1 KR1019930028884A KR930028884A KR0125294B1 KR 0125294 B1 KR0125294 B1 KR 0125294B1 KR 1019930028884 A KR1019930028884 A KR 1019930028884A KR 930028884 A KR930028884 A KR 930028884A KR 0125294 B1 KR0125294 B1 KR 0125294B1
- Authority
- KR
- South Korea
- Prior art keywords
- contact hole
- photoresist
- exposure
- exposed
- pattern
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
Description
제1도는 종래 기술에 따른 콘택홀 형성을 위한 감광막 패턴이 형성되어 있는 반도체 장치의 단면도.1 is a cross-sectional view of a semiconductor device in which a photosensitive film pattern for forming a contact hole according to the prior art is formed.
제2도 (a)∼(c)는 본 발명에 따른 반도체 장치의 콘택홀 제조공정도.2A to 2C are contact hole manufacturing process diagrams of a semiconductor device according to the present invention.
제3도는 제2도에서 콘택홀 형성을 위한 감광막의 노광영역들의 위치를 설명하기 위한 반도체 장치의 평면도.FIG. 3 is a plan view of a semiconductor device for explaining positions of exposure regions of a photosensitive film for forming contact holes in FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11, 21 : 절연막 13, 23 : 감광막11, 21 insulating film 13, 23 photosensitive film
15, 25, 26, 27, 28 : 노광영역15, 25, 26, 27, 28: exposure area
17 : 잔류층17: residual layer
29 : 콘택홀29 contact hole
본 발명은 반도체 장치의 콘택홀 제조방법에 관한 것으로, 특히 기판상에 형성되어 있는 감광막에서 패턴으로 예정되지 않은 부분을 소정의 에너지로 다중 노광시켜 노광 장치의 광분해능 이하의 미세 콘택홀을 형성할 수 있는 반도체 장치의 콘택홀 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a contact hole in a semiconductor device, and in particular, to expose a portion of a photoresist formed on a substrate, which is not intended as a pattern, by multiple exposure to a predetermined energy to form fine contact holes below the optical resolution of the exposure apparatus. The present invention relates to a method for manufacturing a contact hole in a semiconductor device.
최근 반도체 장치의 고집적화 추세는 미세 패턴 형성기술의 발전에 큰 영향을 받고 있다. 특히 사진 공정에 의해 형성되는 감광막 패턴은 반도체 장치의 제조 공정 중에서 식각 또는 이온 주입 공정 등의 마스크로 매우 폭넓게 사용되고 있다. 따라서 감광막 패턴의 미세 패턴화, 공정 진행의 안정성, 공정 완료 후의 깨끗한 제거 그리고 잘못 형성된 감광막 패턴을 제거하고 다시 형성하는 재작업의 용이성 등이 필요하게 되었다.Recently, the trend of high integration of semiconductor devices is greatly influenced by the development of fine pattern formation technology. In particular, the photosensitive film pattern formed by the photolithography process is widely used as a mask such as an etching process or an ion implantation process in the semiconductor device manufacturing process. Therefore, there is a need for fine patterning of the photoresist pattern, stability of process progression, clean removal after the completion of the process, and ease of rework to remove and re-form incorrectly formed photoresist pattern.
일반적인 감광막 패턴 형성 공정은 감광제 및 수지(resin) 등의 용제인 솔밴트에 일정 비율로 용해되어 있는 감광액을 스핀도포 방법으로 반도체 기판 상에 균일하게 도포한 후, 정렬 및 노광을 반복 수행하는 축소 노광장치(step and repeat ; 이하 스테퍼라 칭함)를 사용하여 빛을 선택적으로 조사하여 감광막 패턴을 형성할 부분들을 잔류시킨다. 이때 상기 노광 마스크의 광차단막 패턴들의 크기는 스테퍼의 분해능 이상의 크기를 갖는다.A general photosensitive film pattern forming process is a reduced exposure in which a photoresist dissolved in a solvent, a solvent such as a photosensitive agent and a resin, is uniformly applied onto a semiconductor substrate by a spin coating method, and then repeatedly aligned and exposed. A device (step and repeat, hereinafter referred to as stepper) is selectively irradiated with light to leave portions to form a photoresist pattern. In this case, the size of the light blocking layer patterns of the exposure mask may be greater than or equal to the resolution of the stepper.
그 다음 티.엠.에이.에이치(tertra methylammonium hydroxide)를 주원료로 하는 약알카리 현상액을 사용하여 상기 감광액의 노광된 부분들을 제거하여 감광막 패턴을 형성한다.Then, the exposed portions of the photoresist are removed using a weak alkaline developer mainly containing T.M.A. to form a photoresist pattern.
그러나 상기와 같은 일반적인 감광막 패턴 형성 기술은 노광 장치의 정밀도, 광의 파장 등과 같은 많은 제약 요인에 의해 어느 정도 이하의 미세페턴, 예를 들어 패턴 간격을 0.4㎛ 이하로는 형성할 수 없다.However, such a general photosensitive film pattern forming technique cannot form a micropattern of a certain level or less, for example, a pattern interval of 0.4 μm or less due to many constraints such as the accuracy of an exposure apparatus, the wavelength of light, and the like.
즉, 종래 반도체 장치에 사용되는 스테퍼는 분해능(R)이 노광 장치의 구경(numerical aperture)에 반비례하고, 광원의 파장에 비례한다. 따라서 광파장의 감소나 구경의 증가에는 한계가 있으므로 분해능에도 한계가 있다.That is, in a stepper used in a conventional semiconductor device, the resolution R is inversely proportional to the numerical aperture of the exposure apparatus, and is proportional to the wavelength of the light source. Therefore, there is a limit in the reduction of the light wavelength and increase in the aperture, so there is a limit in the resolution.
예를 들어 살펴보면, 파장이 각각 436,365 및 248nm인 G-라인, i-라인 및 엑시머 레이저 스테퍼의 공정 분해능으로 약 0.7, 0.5 또는 0.3㎛ 정도 크기의 패턴을 형성하는 정도가 한계이다.For example, the process resolution of the G-line, i-line, and excimer laser steppers having wavelengths of 436,365 and 248 nm, respectively, is limited to forming patterns having a size of about 0.7, 0.5, or 0.3 μm.
또한 제1도에 도시되어 있는 바와 같이, 스테퍼의 분해능 이하의 미세패턴을 형성하기 위하여 분해능 이하의 광차단막 패턴을 갖는 노광 마스크를 사용하면, 광의 회절에 의해 넓은 면적에 약한 에너지로 노광되기 때문에 반도체 기판(11) 상의 정확한 감광막(13) 패턴이 형성되지 않고, 노광영역에 잔류층(17)이 남게된다. 따라서 상기와 같은 방법으로는 미세 콘택홀의 형성이 어렵다.In addition, as shown in FIG. 1, when an exposure mask having a light blocking film pattern having a resolution below the resolution is used to form a fine pattern below the resolution of the stepper, the semiconductor is exposed to weak energy in a large area due to light diffraction. The exact photoresist 13 pattern on the substrate 11 is not formed, and the remaining layer 17 remains in the exposure area. Therefore, it is difficult to form the fine contact hole by the above method.
이러한 분해능 한계치 이하의 미세패턴을 형성하기 위하여 노광장치의 광 파장을 짧게하거나, 렌즈 구경을 증가시키며, 장비의 정밀도를 증가시킨다. 그러나 이러한 노력에는 한꼐가 있다. 따라서, 수차례의 노광공정을 반복 진행하는 다층 감광막이나, 위상 반전 마스크를 사용하는 방법 등이 사용되고 있다.In order to form a fine pattern below this resolution limit, the optical wavelength of the exposure apparatus is shortened, the lens aperture is increased, and the precision of the equipment is increased. But there is a gap in this effort. Therefore, the multilayer photoresist film which repeats several exposure processes, the method of using a phase inversion mask, etc. are used.
그러나 상기의 방법들은 패턴 형성이나 노광 마스크 형성 공정이 복잡하고, 별도의 장비들을 사용하여야 하는 등의 문제점이 있다. 또한 고해상도의 장비들은 개발에 많은 노력이 필요하며, 반도체 장치의 제조단가를 상승시키는 원인이 된다.However, the above methods have a problem in that the process of forming a pattern or forming an exposure mask is complicated, and requires separate equipment. In addition, high-resolution equipment requires a lot of effort to develop, which increases the manufacturing cost of the semiconductor device.
본 발명은 상기와 같은 문제점들을 해결하기 위한 것으로서, 본 발명의 목적은 종래 사용되는 저분해능의 스테퍼를 사용하여 콘택홀로 예정된 부분을 감광막이 오픈되기에 충분한 에너지만큼 노광되도록 다수번 중복 노광하여, 스테퍼의 분해능 이하의 미세 패턴을 종래의 스테퍼로 용이하게 형성할 수 있는 반도체 장치의 콘택홀 제조방법을 제공함에 있다.The present invention is to solve the above problems, an object of the present invention by using a low-resolution stepper conventionally used to expose a predetermined portion of the contact hole by a sufficient amount of energy to open the photoresist film, the stepper The present invention provides a method for manufacturing a contact hole in a semiconductor device which can easily form a fine pattern having a resolution of less than that of a conventional stepper.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 콘택홀 제조방법의 특징은, 절연막상에 감광막을 형성하는 공정과, 상기 절연막의 콘택홀로 예정된 부분상의 감광막을 일측에 포함하는 일차 노광영역을 형성하는 공정과, 상기 일차 노광영역의 콘택홀로 예정된 부분이 포함되고 일차 노광영역과는 중첩되지 않는 부분을 갖는 이차 노광영역을 형성하는 공정을 구비함에 있다.A feature of the method for manufacturing a contact hole in a semiconductor device according to the present invention for achieving the above object is a primary exposure region including a step of forming a photoresist film on an insulating film, and a photoresist film on a predetermined portion as a contact hole of the insulating film on one side. And forming a secondary exposure region having a portion defined as a contact hole of the primary exposure region and not overlapping with the primary exposure region.
이하, 본 발명에 따른 반도체 장치의 콘택홀 제조방법에 관하여 첨부도면을 참조하여 상세히 설명한다.Hereinafter, a method for manufacturing a contact hole in a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
본 발명에 따른 반도체 장치의 콘택홀 제조방법을 제2도 (a)∼(c) 및 제3도를 동시에 참조하여 살펴보면 다음과 같다.A method of manufacturing a contact hole in a semiconductor device according to the present invention will now be described with reference to FIGS. 2A to 3C and FIG. 3.
먼저, 소정 구조의 반도체 기판(도시되지 않음) 상에 절연막(21)을 형성한 후, 상기 절연막(21) 상에 비노광 지역의 패턴이 되는 포지티브 감광막(23)을 도포한다. 그 다음 상기 절연막(21)의 콘택홀로 예정된 부분을 일측에 포함하는 일차 노광영역(25)을 소정의 노광 에너지에 노광시켜 형성한다. 이때 상기 일차 노광영역(25)은 정사각 형상이며, 상기 일차 노광영역(25)의 우측 상단 모서리에 콘택홀로 예정된 부분이 배치되어 있으며, 일차노광의 에너지는 패턴을 형성하기에는 불충분한 예를 들어 현상에 필요한 광 에너지의 25% 정도를 노광한다(제2도 ((a) 참조).First, after forming the insulating film 21 on the semiconductor substrate (not shown) of a predetermined structure, the positive photosensitive film 23 which becomes a pattern of a non-exposed area | region is apply | coated on the said insulating film 21. FIG. Next, the primary exposure region 25 including a portion of the insulating layer 21, which is intended as a contact hole, is exposed to a predetermined exposure energy. In this case, the primary exposure area 25 has a square shape, and a predetermined portion of the primary exposure area 25 is arranged as a contact hole, and the energy of the primary exposure is insufficient to form a pattern, for example, to development. About 25% of the required light energy is exposed (see FIG. 2 ((a)).
그 다음 상기 감광막(23)의 콘택홀로 예정된 부분이 노광영역의 좌측 상단에 위치하도록 노광장치의 스테이지가 오른쪽, 좌표상으로는 +X축 방향으로 거리 a만큼 이동하여 이차 노광영역(26)을 형성한다. 이때 상기 이차노광의 에너지도 완전 현상에 필요한 에너지의 25% 정도로 노광한다(제2도 (b) 참조).Next, the stage of the exposure apparatus is moved to the right side and the distance X in the + X-axis direction to form the secondary exposure region 26 so that the portion of the photoresist film 23 that is intended as the contact hole is located on the upper left side of the exposure region. At this time, the energy of the secondary exposure is also exposed to about 25% of the energy required for complete development (see FIG. 2 (b)).
그 후, 제3도에 도시되어 있는 바와 같이 , 상기 스테이지가 +Y축 방향으로 역시 a만큼 이동하여 상기 감광막(23)으로 예정된 부분이 우측 하단에 위치하는 삼차 노광영역(27)을 형성한 후, 다시 스테이지가 -X축 방향으로 a만큼 이동하여 상기 감광막(23)으로 예정된 부분이 좌측 하단에 위치하는 사차 노광영역(28)을 형성한다. 이 때 노광 에너지는 각각 필요한 에너지의 25% 정도로 노광한다.Thereafter, as shown in FIG. 3, after the stage is also moved in the + Y-axis direction by a, the third exposure area 27 is formed in which the portion scheduled for the photosensitive film 23 is located at the lower right corner. The stage is moved further by a in the -X axis direction to form a quaternary exposure area 28 in which a portion scheduled for the photosensitive film 23 is located at the lower left. At this time, the exposure energy is exposed to about 25% of the required energy, respectively.
그 다음 상기 감광막(23)의 노광영역들(25), (26), (27), (28)을 현상하여 상기 절연막(21)의 콘택홀로 예정된 부분을 노출시키는 감광막(23) 패턴을 형성한다. 이때 상기 감광막(23) 패턴의 오픈 영역과 접합 상측은 모두 한번 이상 노광되므로 모서리가 제거되어 종형을 이룬다. 그 후, 상기 노출된 절연막(21)을 제거하여 콘택홀(29)을 형성한다(제2도 (c) 참조).Next, the exposed areas 25, 26, 27, and 28 of the photosensitive film 23 are developed to form a photosensitive film 23 pattern exposing a predetermined portion of the insulating film 21 through a contact hole. . At this time, the open area and the junction upper side of the photoresist layer 23 pattern are all exposed at least once, and thus the edges are removed to form a vertical shape. Thereafter, the exposed insulating layer 21 is removed to form a contact hole 29 (see FIG. 2C).
상기와 같이 여러 차례의 노광 공정에 의해 스테퍼의 분해능 보다 미세한 패턴을 형성할 수 있는 것은 포지티브 감광액이 충분한 량의 노광에너지, 즉 현상후 잔류 감광액이 남지 않는 에너지 이하로 노광되면, 감광액이 잔류되기 때문이다.As described above, a pattern finer than the resolution of the stepper can be formed by several exposure processes because the photoresist remains when the positive photoresist is exposed to a sufficient amount of exposure energy, that is, the energy that does not leave residual photoresist after development. to be.
따라서 0.7㎛ 정도의 공정상의 분해능을 갖는 G-라인 스테퍼로드, 충분히 0.5 내지 0.35㎛ 정도의 분해능을 갖는 i-라인 또는 엑시머 레이저 스테퍼와 같은 분해능을 실현할 수 있으며, 0.5㎛의 생산 공정 분해능을 갖는 i-라인 스테퍼로는 0.2㎛ 이하의 극미세 패턴 형성도 실현할 수 있다. 그러므로 기존의 스테퍼로도 매우 큰 공정 마진을 갖고 미세 패턴을 형성할 수 있으므로, 소자의 설계 상 유리할 뿐만 아니라 반도체 장치의 고집적화, 예를 들어 64M 또는 256M 디램 이상에 사용할 수 있다.Therefore, resolution such as a G-line stepper rod having a process resolution of about 0.7 μm, an i-line or excimer laser stepper having a resolution of about 0.5 to 0.35 μm sufficiently, and i having a production process resolution of 0.5 μm -Line stepper can realize the formation of an ultra fine pattern of 0.2 mu m or less. Therefore, even a conventional stepper can form a fine pattern with a very large process margin, which is advantageous in designing the device and can be used for high integration of semiconductor devices, for example, 64M or 256M DRAM or more.
또한 상기에서는 포지티브형 감광액을 예로 들었으나, 노광 영역이 패턴이 되는 네가티브형 감광액을 사용할 경우에는 오픈 영역을 노출시키지 않는 노광 마스크를 사용하여, 상기 오픈 영역이 두번의 노광 공정에서 모두 노광되지 않도록 하여 미세 패턴을 형성한다. 이때 패턴에 필요한 에너지는 E=0 문턱에너지에 가까운 위치에 있다.In the above description, the positive photoresist is taken as an example. However, when using a negative photoresist in which the exposure area is a pattern, an exposure mask that does not expose the open area is used so that the open area is not exposed in two exposure steps. Form a fine pattern. The energy required for the pattern is located near the E = 0 threshold energy.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 장치의 콘택홀 제조방법은 절연막상에 감광막을 도포한 후, 상기 절연막의 콘택홀로 예정된 오픈될 부분을 일측에 포함하여 일차 노광영역을 형성하고, 노광장치의 스테이지가 일정거리만큼 이동하여 상기 오픈 영역이 타측에 포함되는 이차 노광영역을 형성하며, 상기와 같은 스테이지의 이동과 노광을 다수번 진행하여 상기 감광막의 오픈될 부분에 오픈되기에 충분한 에너지를 노광한 후, 현상하여 감광막 패턴을 형성하므로, 광 회절에 의한 영향을 받지 않고 종래 공정 분해능이 0.5㎛ 이상인 i-라인, G-라인 또는 그 이하인 엑시머 레이저 노광장치로 64M 디램 이상의 초고집적 소자에 필요한 공정 분해능 0.3㎛ 이하의 극미세 패턴을 용이하게 형성하여 반도체 장치의 고집적화가 가능한 이점이 있다.As described above, in the method for manufacturing a contact hole of a semiconductor device according to the present invention, after applying a photoresist on an insulating film, a primary exposure area is formed by including a portion to be opened as a contact hole of the insulating film on one side, and the exposure apparatus. The stage of is moved by a predetermined distance to form a secondary exposure area in which the open area is included on the other side, and the stage is moved and exposed a plurality of times to expose enough energy to be opened to the open portion of the photosensitive film. After the development, the photoresist pattern is formed, and thus, an i-line, G-line, or an excimer laser exposure apparatus having a conventional process resolution of 0.5 µm or more and an ultra-high density device of 64M DRAM or more without being affected by light diffraction. It is possible to easily form an ultrafine pattern with a resolution of 0.3 μm or less, thereby enabling high integration of semiconductor devices. .
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019930028884A KR0125294B1 (en) | 1993-12-21 | 1993-12-21 | Contact hole forming method of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019930028884A KR0125294B1 (en) | 1993-12-21 | 1993-12-21 | Contact hole forming method of semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
KR950021082A KR950021082A (en) | 1995-07-26 |
KR0125294B1 true KR0125294B1 (en) | 1997-12-10 |
Family
ID=19371964
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019930028884A KR0125294B1 (en) | 1993-12-21 | 1993-12-21 | Contact hole forming method of semiconductor device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR0125294B1 (en) |
-
1993
- 1993-12-21 KR KR1019930028884A patent/KR0125294B1/en not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR950021082A (en) | 1995-07-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR0128828B1 (en) | Forming method of contact hole in the semiconductor device | |
US5705319A (en) | Process for forming fine patterns for a semiconductor device utilizing three photosensitive layers | |
KR100843870B1 (en) | Method for manufacturing fine pattern of a semiconductor device | |
EP1395877B1 (en) | Lithographic method of manufacturing a device | |
KR100346448B1 (en) | Exposure mask for semi-conductor device | |
US7229723B2 (en) | Method for forming an opening in a light-absorbing layer on a mask | |
KR0125294B1 (en) | Contact hole forming method of semiconductor device | |
JPH05243115A (en) | Manufacture of semiconductor device | |
KR100278917B1 (en) | Method for manufacturing contact mask of semiconductor device | |
KR100230351B1 (en) | Pattern forming method | |
KR100516747B1 (en) | Micro pattern formation method of semiconductor device | |
KR0126656B1 (en) | Manufacturing method of semiconductor device | |
KR970010568B1 (en) | Fabrication method of semiconductor | |
KR0128833B1 (en) | Micro-patterning method of semiconductor device | |
US6406819B1 (en) | Method for selective PSM with assist OPC | |
JPH06267890A (en) | Lithography for manufacturing small mask aperture part and its product | |
KR940010508B1 (en) | Fine patterning method | |
KR970008269B1 (en) | Micro pattern formation of semiconductor elements | |
JPH0817703A (en) | Pattern formation method | |
KR970006928B1 (en) | Preparation process of semiconductor devices | |
KR970002430B1 (en) | Photoresist patterning method of semiconductor device | |
KR100220940B1 (en) | Method of manufacturing fine pattern of semiconductor device | |
KR100728947B1 (en) | Method for exposing using reticle for semiconductor device | |
KR20030001560A (en) | Photo mask of contact of semiconductor device | |
KR100352010B1 (en) | Exposure mask for contact of semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20100920 Year of fee payment: 14 |
|
LAPS | Lapse due to unpaid annual fee |