KR0123781B1 - Eprom semiconductor device and the fabricating method thereof - Google Patents
Eprom semiconductor device and the fabricating method thereofInfo
- Publication number
- KR0123781B1 KR0123781B1 KR1019940000480A KR19940000480A KR0123781B1 KR 0123781 B1 KR0123781 B1 KR 0123781B1 KR 1019940000480 A KR1019940000480 A KR 1019940000480A KR 19940000480 A KR19940000480 A KR 19940000480A KR 0123781 B1 KR0123781 B1 KR 0123781B1
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- forming
- insulating layer
- substrate
- pair
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76865—Selective removal of parts of the layer
Abstract
Description
제1a도 내지 제1e도는 종래의 EPROM반도체 기억장치의 형성공정수순을 보인 공정도.1A to 1E are process diagrams showing the procedure for forming a conventional EPROM semiconductor memory device.
제2도는 종래의 EPROM셀에 대한 셀 사이즈를 설명하는 단면도.2 is a cross-sectional view illustrating a cell size for a conventional EPROM cell.
제3a도 내지 제3g도는 본 발명의 따른 EPROM반도체 기억장치의 형성공정수순을 보인 공정도이다.3A to 3G are process diagrams showing the procedure for forming the EPROM semiconductor memory device according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 반도체 기판 11 : 소자분리영역10 semiconductor substrate 11 device isolation region
12, 18, 21 : 산화막 13 : 제1의 폴리실리콘층12, 18, 21: oxide film 13: first polysilicon layer
14A, 14B : 측벽(플로팅게이트) 15 : 소개구부14A, 14B: side wall (floating gate) 15: introduction section
16A, 17 및 : 소오스, 드레인 영역 20 : 잔유산화막16A, 17 and: source, drain region 20: residual oxide film
22 : 제2폴리실리콘층(콘트롤게이트) 23 : 개구부22: second polysilicon layer (control gate) 23: opening
S : 측면의 어깨부 T : 트렌치S: side shoulder T: trench
본 발명은 EPROM반도체 기억장치 및 이의 제조방법에 관한 것으로, 특히 게이트전극의 형성시 플로팅게이트전극을 기판내에 형성한 트렌치의 수직벽상에 형성하여 셀사이즈를 감소시킨 EPROM반도체 기억장치 및 이의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an EPROM semiconductor memory device and a method for manufacturing the same, and more particularly, to an EPROM semiconductor memory device and a method for manufacturing the same, in which a floating gate electrode is formed on a vertical wall of a trench formed in a substrate to reduce cell size. It is about.
반도체 기억장치 중에서 EPROM(Erasable Programmable ROM)은 구조상 플로팅(floating)게이트와 콘트롤 게이트를 갖는 것에 특징이 있으며, 이들 게이트들은 불순물원소로서 인등이 도핑된 폴리실리콘등으로 만들어진다.EPRAM (Erasable Programmable ROM) is characterized by having a floating gate and a control gate in structure, and these gates are made of phosphorus-doped polysilicon or the like as an impurity element.
플로팅 게이트는 게이트 산화층에 의해서 기판영역과 분리되고 기판영역은 채널을 형성하는 소오스와 드레인을 포함하고 있다.The floating gate is separated from the substrate region by a gate oxide layer, and the substrate region includes a source and a drain forming a channel.
그리고 플로팅 게이트와 콘트롤 게이트는 절연층, 이르테면 SiO2와 같은 절연물질로 된 층으로 분리되어 있으며, 이러한 EPROM이 동작하는 주요 원리는 게이트 전극과 드레인에 정의 고전압을 인가하여 드레인 부근에서 발생하는 고에너지를 가진 전자를 게이트 산화막의 포텐설 장벽을 넘게하여 플로팅 게이트에 주입시켜 이렇게 해서 플로팅 게이트 전극에 주입된 전자의 전하량에 의하여 셀 트랜지스터의 드레시 홀드 값이 변화하여 프로그램되고, 게이트 산화막의 포텐셜 장벽 이상의 에너지를 가진 자외선을 셀에 조사하면 플로팅 게이트에 축적된 전자는 다시 기판으로 돌아가 프로그램 소거되는 동작원리를 갖는다.In addition, the floating gate and the control gate are separated into an insulating layer, for example, a layer made of an insulating material such as SiO 2. The main principle of operation of the EPROM is to apply a high voltage to the gate electrode and the drain to generate a high voltage near the drain. The electrons with energy are injected into the floating gate beyond the potential barrier of the gate oxide film, and thus the threshold value of the cell transistor is programmed by the amount of electrons injected into the floating gate electrode. When the ultraviolet rays with energy are irradiated to the cell, the electrons accumulated in the floating gate return to the substrate and have a program principle.
제1e도는 종래의 제공되고 있는 EPROM장치의 게이트에 대한 단면도를 나타낸 것으로, 소자분리 영역(2)을 갖는 반도체 기판(1)상에 채널영역에 대응하는 부위에서 게이트 산화막(3)과 이 위에 차례대로 형성된 플로팅 게이트(4), 유전층(5), 콘트롤 게이트(7)로 구성되어 있고, 콘트롤 게이트 또는 워드라인은 폴리실리콘으로 구성되어 형성되고 있다.FIG. 1E shows a cross-sectional view of a gate of a conventionally provided EPROM device, in which a gate oxide film 3 is turned on at a portion corresponding to a channel region on a semiconductor substrate 1 having an isolation region 2. The floating gate 4, the dielectric layer 5, and the control gate 7 formed as described above are formed, and the control gate or word line is formed of polysilicon.
이러한 구조를 얻기 위해서는 제1a도내지 제1d도의 공정수순을 밟아 얻어지는 것으로 이를 보다 상세히 살펴보면, 반도체 기판(1)에 소자분리영역(2)을 형성한 후에 게이트 절연층(3)을 형성하고 이 위에 제1의 폴리실리콘층(4)을 형성하고 이어서 제1b도와 같이 상기 제1의 폴리실리콘층(4)위에 산화막(5)을 형성하여 상기 폴리실리콘층은 플로팅 게이트가 되도록 하며, 이 위의 산화막은 유전층이 되도록 한다.In order to obtain such a structure, it is obtained by following the process steps of FIGS. 1A to 1D. In detail, the gate insulating layer 3 is formed after the device isolation region 2 is formed on the semiconductor substrate 1. A first polysilicon layer 4 is formed and then an oxide film 5 is formed on the first polysilicon layer 4 as shown in FIG. 1b so that the polysilicon layer becomes a floating gate, and the oxide film thereon. Is the dielectric layer.
다음에 제2의 폴리실리콘층(6)을 제1c도와 같이 형성하고 포토레지스트 패턴을 사용한 사진식각방법으로 폴리실리콘으로 구성되는 콘트롤 게이트(7) 즉, 워드라인을 제1d도와 같이 형성하도록 한다. 워드 라인을 마스크로 하여 드러난 유전층과 이 밑의 제1폴리실리콘층을 연이어 에칭하여 제거하고 게이트를 마스크로 기판에 이온주입하여 소오스 드레인 영역(8)을 제1e도와 같이 형성하므로서 소망하는 EPROM셀이 형성된다.Next, the second polysilicon layer 6 is formed as shown in FIG. 1C and the control gate 7 made of polysilicon, that is, the word line is formed as shown in FIG. 1D by a photolithography method using a photoresist pattern. The desired EPROM cell is formed by forming the source drain region 8 as shown in FIG. 1e by removing the dielectric layer exposed by using the word line as a mask and the first polysilicon layer below by etching and subsequently implanting the gate into the substrate with the mask. Is formed.
상기한 공정으로부터 완성된 EPROM소자의 단면도를 또한 제2도에 나타내었는데 제2도에는 셀사이즈를 표현하고 있고, 도면에서 a는 최소 디자인 룰을 나타낸다. 이것이 말해주고 있는 것은 NOR타입의 셀을 구성할대 최소 셀 사이즈는 적어도 5a 단위만큼의 폭이 반도체 기판상에 확보되어야 함을 의미한다.A cross-sectional view of the EPROM device completed from the above process is also shown in FIG. 2, where FIG. 2 shows the cell size, where a represents the minimum design rule. This implies that when constructing a NOR cell, the minimum cell size should be secured on the semiconductor substrate by at least 5a.
따라서 정해진 기판 면적에 보다 많은 소자를 집적시켜 형성함에 있어서는 이러한 종래 요구되는 면적을 최대한 감소시키면서도 요구하는 수준의 소자를 형성할 수 있어야 한다.Therefore, in forming more devices in a predetermined substrate area, it is necessary to be able to form a device having a required level while minimizing such a conventionally required area.
본 발명의 목적은 이와 같은 문제를 해결하는 것으로, EPROM셀을 보다 협소한 반도체 기판 영역상에 형성할 수 있도록 하는 공정을 제공하는 것이다.An object of the present invention is to solve such a problem and to provide a process for forming an EPROM cell on a narrower semiconductor substrate region.
본 발명의 또다른 목적은 플로팅 게이트와 콘트롤 게이트간에 형성된 유전층의 면적을 감소시켜 워드라인 캐패시턴스를 감소시키고 따라서 워드라인의 신호 전송 지연효과를 감소시키는 EPROM반도체 장치제조공정을 제공하는 것이다.It is another object of the present invention to provide an EPROM semiconductor device fabrication process that reduces the area of the dielectric layer formed between the floating gate and the control gate, thereby reducing word line capacitance and thus reducing the signal transmission delay effect of the word line.
본 발명의 목적을 달성하는 본 발명의 공정은 반도체 기판내의 소정 부분에 소정 깊이와 크기를 갖는 트렌치를 형성하고 상기 트렌치 내벽상에 게이트 절연층을 형성하는 단계, 상기 반도체 기판상에 상기 트렌치를 채우도록 제1폴리실리콘층을 증착하고 상기 트렌치의 내벽상에 잔류하도록 에치백한 후 상기 트렌치의 내벽들중 소정의 마주보는 내벽에 형성된 것을 제외한 나머지 서로 마주보는 내벽상에 형성된 것을 건식방법으로 에칭하여 분리된 한쌍의 측벽을 형성하여 양측면에 의한 소개구부가 형성되는 단계, 상기 반도체 기판 전면에 걸쳐 이온주입을 행하여 상기 트렌치에 접하고 상기 반도체 기판 표면 밑의 영역을 공유하여 형성한 한쌍의 소오스 드레인 영역을 형성하는 단계, 상기 반도체 기판 전면에 절연층을 형성하고 상기 소개구부보다 넓은 개구부를 형성하여 상기 트렌치 내벽상에 형성된 상기 측벽의 상측 어깨부가 노출되고, 상기 소개구부 내에는 일부 잔유 절연층이 남게 절연층을 에칭하는 단계, 상기 양측벽의 각각의 어깨부 부분상에 유전층을 형성하는 단계, 전면에 제2폴리실리콘층을 형성하여 상기 유전층에 접한 콘트롤 게이트를 형성하는 단계로 이루어져 한쌍의 메모리소자가 형성되는 것을 특징으로 한다.A process of the present invention, which achieves the object of the present invention, comprises forming a trench having a predetermined depth and size in a predetermined portion of a semiconductor substrate and forming a gate insulating layer on the inner wall of the trench, filling the trench on the semiconductor substrate. Depositing a first polysilicon layer so as to be etched back to remain on the inner wall of the trench, and etching the dry polyimide layer on the inner wall facing each other except that the inner wall of the trench is formed on a predetermined opposite inner wall. Forming a pair of separated sidewalls to form inlet openings on both sides, and ion-implanting the entire surface of the semiconductor substrate to form a pair of source drain regions formed by contacting the trench and sharing an area under the surface of the semiconductor substrate. Forming an insulating layer on the entire surface of the semiconductor substrate; Forming a wide opening to expose the upper shoulder portion of the sidewall formed on the inner wall of the trench, and etching the insulating layer with a portion of the residual insulating layer remaining in the introduction hole; a dielectric layer on each shoulder portion of the both side walls. And forming a second polysilicon layer on the front surface to form a control gate in contact with the dielectric layer, thereby forming a pair of memory devices.
또한, 본 발명의 목적에 따라 제공된 EPROM셀의 구조는 반도체 기판내에 형성된 소정크기의 트렌치 내벽상에 형성된 게이트 절연층과, 트렌치의 수직한 내벽상의 상기 절연층 위에 측벽으로 형성된 플로팅 게이트로와, 상기 측벽으로 정의된 트렌치내 소개구부를 일부 점유한 잔유 절연층과 기판상에 형성한 절연층간의 형성된 개구부 바닥에 드러난 측벽의 어깨부위에 형성한 유전층과, 상기 유전층과 잔유절연층 및 기관상의 절연층으로 형성된 상기 개구부를 점유하는 콘트롤 게이트와, 상기 트렌치 측벽에 접하고 기판 표면 밑의 영역을 공유하는 한쌍의 소오스 드레인 영역으로 구성되어 한쌍의 메모리셀을 형성하는 것을 특징으로 한다.In addition, the structure of the EPROM cell provided in accordance with the object of the present invention is a gate insulating layer formed on a predetermined inner wall of the trench formed in the semiconductor substrate, a floating gate path formed of sidewalls on the insulating layer on the vertical inner wall of the trench, and A dielectric layer formed at the shoulder of the sidewall exposed at the bottom of the opening formed between the residual oil insulating layer partially occupying the trench-introduced opening defined by the sidewall and the insulating layer formed on the substrate, and the dielectric layer, the residual insulating layer, and the engine insulating layer. And a pair of source drain regions in contact with the trench sidewalls and sharing a region under the substrate surface, wherein the control gate occupies the opening formed in the trench.
다음에 본 발명의 장치를 형성하는 제조공정을 첨부한 도면을 사용하여 상세히 설명한다.Next, the manufacturing process for forming the apparatus of the present invention will be described in detail with reference to the accompanying drawings.
본 발명에서 제공하는 EPROM반도체 장치의 게이트전극을 제조하기 위한 공정순서는 제3a도와 제3f도와 같다. 여기서 게이트 전극이라고 하는 것을 플로팅 게이트와 콘트롤 게이트 및 이들 사이에 개재된 유전층을 포함하며, 셀은 기판상에 매트릭스 어레이로 형성되므로, 상기 콘트롤 게이트는 길이 확장한 형태로 형성되어 워드라인을 형성함에 유의한다.The process sequence for manufacturing the gate electrode of the EPROM semiconductor device provided by the present invention is shown in FIG. 3a and FIG. 3f. Note that the gate electrode includes a floating gate, a control gate, and a dielectric layer interposed therebetween, and since the cells are formed in a matrix array on a substrate, the control gate is formed in an extended form to form a word line. do.
먼저 제3a도와 같이 소자분리영역(11)이 형성된 반도체 기판(10)내에 한쌍의 플로팅 게이트가 형성될 영역에 대응하는 기판영역에 트렌치(T)를 형성한다. 트렌치는 포토마스크로 해당영역에 대응하는 윈도우를 형성하고 건식식각방법으로 형성될 수 있고, 본 공정에 따른 디자인 룰에 맞는 깊이로 형성한다.First, as illustrated in FIG. 3A, a trench T is formed in a substrate region corresponding to a region in which a pair of floating gates are to be formed in the semiconductor substrate 10 in which the device isolation region 11 is formed. The trench may be formed by using a photomask to form a window corresponding to the corresponding region, and may be formed by a dry etching method. The trench may be formed to a depth suitable for the design rule according to the present process.
이와 같이 소정깊이와 크기를 갖는 트렌치를 활성영역내에 형성하고 이때 트렌치의 폭은 a를 최소단위의 디자인 룰에 따른 단위일 때 1a의 단위로 형성되고, 트렌치가 형성된 기판 전면에 열산화공정을 통한 산화막(12)을 성장시키고, 제3b도와 같이 상기 형성한 산화막(12) 위에 플로팅 게이트 전극을 형성하기 위한 제1회 폴리실리콘층(13)을 증착한다.In this way, a trench having a predetermined depth and size is formed in the active region, wherein the width of the trench is formed in units of 1a when a is a unit according to the minimum unit design rule. The oxide film 12 is grown, and the first polysilicon layer 13 for forming a floating gate electrode is deposited on the formed oxide film 12 as shown in FIG. 3b.
다음에 제3c도와 같이 상기 형성한 제1폴리실리콘층을 비등방성 식각방법으로 산화막이 노출될 때까지 에치백하여 트렌치의 측면에 에워싸는 측벽을 형성하고, 이 트렌치의 측면에 에워싸는 측벽들중 소정의 마주보는 측면에 형성된 것을 제외한 나머지 서로 마주보는 측면상에 형성된 것을 건식방법으로 에칭하여 제거하므로서 분리된 한쌍의 측벽(14A)(14B)을 형성하도록 한다. 따라서 트렌치 소정 내벽상에 서로 마주보도록 형성된 한쌍의 측벽을 형성하므로서 트렌치는 양측벽에 의한 소개구부(15)를 갖게 된다. 여기서 단면도에서 보듯이 한쌍의 측벽이 형성되고 있으며 각각은 하나의 메모리셀에 대한 플로팅 게이트가 되므로 좁은 면적에 한쌍의 메모리셀이 형성되는 공정이 된다.Next, as shown in FIG. 3C, the formed first polysilicon layer is etched back until an oxide film is exposed by an anisotropic etching method to form a sidewall surrounding the side of the trench, and a predetermined sidewall among the sidewalls of the trench is formed. The pair of sidewalls 14A and 14B which are separated by etching is removed by etching in a dry manner except those formed on opposite sides except those formed on opposite sides. Thus, by forming a pair of sidewalls formed to face each other on the trench predetermined inner wall, the trench has an introduction port 15 by both side walls. Here, as shown in the cross-sectional view, a pair of sidewalls are formed, each of which is a floating gate for one memory cell, thereby forming a pair of memory cells in a narrow area.
이 단계에서 기판 전면에 걸쳐 이온주입을 행하여 소오스, 드레인 영역(16A)(17)과 (16B)(17)을 제3d도와 같이 형성하도록 한다. 이때 상기 형성된 소개구부(15)를 통해 이에 대응하는 기판영역에도 불순물영역(17)이 형성된다. 이를 설명하면 다음과 같다.In this step, ion implantation is performed over the entire surface of the substrate to form the source and drain regions 16A, 17, and 16B, 17 as shown in FIG. 3D. At this time, the impurity region 17 is also formed in the substrate region corresponding to the formed inlet port 15. This is described as follows.
트렌치를 기준으로 왼쪽에 형성되는 하나의 메모리셀은 소오스,드레인 영역(16A),(17)이 트렌치의 측면에 접하도록 그리고 다른 영역은 트렌치 바닥에 형성되도록 하고, 트렌치를 기준으로 오른쪽의 메모리셀 또한 마찬가지로 소오스, 드레인 영역(16B)(17)이 트렌치의 측면에 접하도록 그리고 다른 영역은 상기 트렌치 바닥에 형성되도록 하고 따라서, 트렌치 바닥은 2개의 셀이 공유하는 불순물영역이 된다.One memory cell formed on the left side of the trench is formed so that the source, drain regions 16A, 17 are in contact with the side of the trench, and the other region is formed at the bottom of the trench, and the memory cell on the right side of the trench is formed. Similarly, the source and drain regions 16B and 17 are in contact with the sides of the trench and the other regions are formed at the bottom of the trench so that the bottom of the trench becomes an impurity region shared by the two cells.
다음에 제3e도와 같이 화학 기상증착방법(CVD)으로 산화막(18)을 기판 전면에 형성하도록 한다. 이때 산화막은 소개구부를 모두 메우고 그 이상의 두께로 형성한다. 즉, 폴리와 폴리 사이의 간격길이의 1/2의 두께로 산화막을 형성하면 측면이 모두 메꾸어져 평탄하게 된다.Next, as shown in FIG. 3E, the oxide film 18 is formed on the entire surface of the substrate by a chemical vapor deposition method (CVD). At this time, the oxide film fills all the introduction openings and is formed to a thickness greater than that. That is, when the oxide film is formed to a thickness of 1/2 of the gap length between the poly and the poly, all of the side surfaces are filled and become flat.
이어서, 제3f도와 같이 소개구부보다 넓은 개구부(23)를 형성하여 트렌치 내벽상에 형성된 측벽의 어깨부(S)가 노출되도록 상기 형성한 산화막(18)을 사진식각방법으로 일부 에칭하여 제거하고 개구부(23)를 갖는 산화막 패턴(19)을 형성하고, 이때 소개구부를 메우고 있는 산화막의 일부를 제거하여 소개구부내에는 일부 잔유산화막(20)이 남는 에칭작업을 행한다. 그러면 개구부(23) 바닥은 측벽(14)의 상측 부분의 일부와 소개구부 안쪽으로 이어진 측벽의 표면 즉, 측벽의 어깨부(S)가 노출되고 이 측벽은 폴리실리콘으로 형성된 것이므로, 노출된 부분을 산화시켜 도면에서 보듯이 노출된 측벽 표면상에 산화막(21)을 형성하여 EPROM에 대한 유전층이 되도록 한다.Subsequently, as shown in FIG. 3F, an opening 23 wider than the inlet is formed so that the formed oxide film 18 is partially etched and removed by a photolithography method so that the shoulder portion S of the sidewall formed on the inner wall of the trench is exposed. An oxide film pattern 19 having 23 is formed, and at this time, a part of the oxide film that fills the inlet opening is removed, and an etching operation in which some residual oil oxide film 20 remains in the inlet opening is performed. The bottom of the opening 23 then exposes a portion of the upper portion of the side wall 14 and a surface of the side wall extending into the inlet opening, that is, the shoulder portion S of the side wall, and the side wall is formed of polysilicon. Oxidation is performed to form an oxide film 21 on the exposed sidewall surface as shown in the figure to be a dielectric layer for the EPROM.
측벽은 폴리실리콘으로 형성된 것이고 도면에서 보듯이 이 측벽표면상에는 모두 산화막이 덮혀있는 형상이고 이 측벽(14)은 EPROM의 플로팅 게이트로 작용한다. 그리고 측벽 어깨부위(S)에서 형성된 산화막(21)은 유전층으로 작용하고 다음의 공정으로 제3g도와 같이 전면에 제2의 폴리실리콘층(22)을 형성하므로서 이는 콘트롤 게이트가 되어 한쌍의 EPROM소자가 형성된다.The side walls are formed of polysilicon, and as shown in the drawing, all of the oxide films are covered on the side wall surface, and the side walls 14 serve as floating gates of the EPROM. The oxide film 21 formed at the side wall shoulder S serves as a dielectric layer, and the second polysilicon layer 22 is formed on the front surface as shown in FIG. Is formed.
이와 같이 형성되는 본 발명의 EPROM 소자의 디멘젼을 제1도의 a단위로 표시하여 볼때 제3g도와 같이 3a만으로도 한쌍의 EPROM소자가 형성되므로, 종래의 5a폭의 면적을 필요로 한 것보다 대폭 감소된 것을 알 수 있다.When a dimension of the EPROM device of the present invention formed as described above is expressed in units of a of FIG. 1, a pair of EPROM devices are formed only by 3a as shown in FIG. 3g, and thus, the size of the EPROM device of FIG. It can be seen that.
또한 이와 같이 형성하므로서 플로팅 게이트와 콘트롤 게이트간의 유전층이 산화막의 면적이 줄어들어 워드라인의 캐패시턴스가 감소하게 된다.In this manner, the dielectric layer between the floating gate and the control gate reduces the area of the oxide film, thereby reducing the capacitance of the word line.
상기 공정으로부터 얻어진 본 발명에 따른 EPROM소자는 반도체 기판내에 형성한 트렌치 내벽상에 형성된 게이트 절연층과, 트렌치의 수직한 내벽상의 상기 절연층위에 측벽으로 형성된 한쌍의 플로팅 게이트와, 상기 측벽으로 정의된 트렌치내 소개구부를 일부 점유한 잔유절연층과 기판상에 형성한 절연층간의 형성된 개구부바닥에 드러난 측벽의 어깨부위에 형성한 유전층과, 상기 유전층과 잔유절연층 및 기판상의 절연층으로 형성된 상기 개구부를 점유하는 콘트롤 게이트와, 상기 트렌치에 접하고 기판 표면밑의 영역을 공유하여 형성한 한쌍의 소오스 드레인 영역으로 구성되어 활성영역에 한쌍의 메로리셀을 구성하며, 특징적인 요소는 플로팅 게이트가 기판안쪽으로 수직하여 형성되고 있다는 것이다.An EPROM device according to the present invention obtained from the above process is defined by a gate insulating layer formed on a trench inner wall formed in a semiconductor substrate, a pair of floating gates formed by sidewalls on the insulating layer on a vertical inner wall of the trench, and defined by the sidewalls. An opening formed between a residual insulating layer occupying a portion of the trench introduction trench and an insulating layer formed on the substrate, and the dielectric layer formed on the shoulder of the side wall exposed on the bottom, and the opening formed by the dielectric layer, the residual insulating layer and the insulating layer on the substrate. And a pair of source drain regions formed in contact with the trench and sharing an area under the surface of the substrate to form a pair of merolicells in the active region. Is formed vertically.
본 발명의 공정에 따라 상기한 구조의 본 발명에 준한 EPROM셀을 형성하므로서 협소한 면적에 메모리셀을 형성할 수 있어 고집적화에 유리하고 워드라인의 신호지연을 감소시켜 고속동작 실현에 기여한다.According to the process of the present invention, the memory cell can be formed in a narrow area by forming the EPROM cell of the present invention having the above-described structure, which is advantageous for high integration and reduces the signal delay of the word line, contributing to the realization of high speed operation.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940000480A KR0123781B1 (en) | 1994-01-13 | 1994-01-13 | Eprom semiconductor device and the fabricating method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940000480A KR0123781B1 (en) | 1994-01-13 | 1994-01-13 | Eprom semiconductor device and the fabricating method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950024352A KR950024352A (en) | 1995-08-21 |
| KR0123781B1 true KR0123781B1 (en) | 1997-11-25 |
Family
ID=19375570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940000480A KR0123781B1 (en) | 1994-01-13 | 1994-01-13 | Eprom semiconductor device and the fabricating method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0123781B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100623334B1 (en) * | 2005-03-08 | 2006-09-13 | 매그나칩 반도체 유한회사 | A cell of nonvolatile memory device, operating method, manufacturing method thereof, and method for manufacturing semiconductor device using the same |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100364803B1 (en) * | 2000-11-15 | 2002-12-16 | 주식회사 하이닉스반도체 | Method for manufacturing Nonvolatile Memory |
| KR100439190B1 (en) * | 2001-12-20 | 2004-07-07 | 동부전자 주식회사 | Flash eeprom and method for fabricating the same |
| KR100621563B1 (en) * | 2004-11-03 | 2006-09-19 | 삼성전자주식회사 | Non-volatile memory device and method for fabricating the same |
-
1994
- 1994-01-13 KR KR1019940000480A patent/KR0123781B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100623334B1 (en) * | 2005-03-08 | 2006-09-13 | 매그나칩 반도체 유한회사 | A cell of nonvolatile memory device, operating method, manufacturing method thereof, and method for manufacturing semiconductor device using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950024352A (en) | 1995-08-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3371708B2 (en) | Manufacturing method of vertical field effect transistor | |
| KR100500473B1 (en) | Recess gate transistor structure for use in semiconductor device and method thereof | |
| KR100370129B1 (en) | Semiconductor Device and Method for the Same | |
| US20060270153A1 (en) | Method for fabricating semiconductor device | |
| US5843819A (en) | Semiconductor memory device with trench capacitor and method for the production thereof | |
| GB2294587A (en) | Method for forming contacts in a semiconductor device | |
| US20080048253A1 (en) | Semiconductor device having a recess channel structure and method for manufacturing the same | |
| KR0123781B1 (en) | Eprom semiconductor device and the fabricating method thereof | |
| KR100534104B1 (en) | metal oxide semiconductor(MOS) transistors having three dimensional channels and methods of fabricating the same | |
| CN115472622A (en) | Method for manufacturing pairing structure nonvolatile memory | |
| US6313009B1 (en) | Fabrication method of semiconductor memory device with impurity regions surrounding recess | |
| KR100466349B1 (en) | Read-only memory cell with insulating trenches and method for the production thereof | |
| KR100273319B1 (en) | Method for fabricating mos transistor | |
| KR100611083B1 (en) | Mos transistor and method for manufacturing the same | |
| KR100349351B1 (en) | Method of fabricating a transistor in a semiconductor device | |
| KR100333360B1 (en) | A method of fabricating a semiconductor device | |
| KR940011803B1 (en) | Method of fabricating a dram cell | |
| KR100281889B1 (en) | Semiconductor device having field shield isolation region and manufacturing method thereof | |
| KR100198637B1 (en) | Fabricating method of semiconductor device | |
| JP3063203B2 (en) | Semiconductor memory and manufacturing method thereof | |
| KR960001038B1 (en) | Method of manufacturing a dram cell having wordline buried | |
| KR100460704B1 (en) | Method for fabricating bottom gate-type tft of sram to increase capacitance of node | |
| KR100280522B1 (en) | Semiconductor Memory Manufacturing Method | |
| KR0161686B1 (en) | Trench-cell fabrication method | |
| KR970054214A (en) | Manufacturing Method of Flash Memory Cell |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100825 Year of fee payment: 14 |
|
| LAPS | Lapse due to unpaid annual fee |