KR0122322Y1

KR0122322Y1 - Pulse width modulation generating device

Info

Publication number: KR0122322Y1
Application number: KR2019930023120U
Authority: KR
Inventors: 문찬우
Original assignee: 이종수; 엘지산전주식회사
Priority date: 1993-11-05
Filing date: 1993-11-05
Publication date: 1998-12-01
Also published as: KR950015845U

Abstract

본 고안은 인터럽트 시점을 프로그램 할 수 있는 펄스폭 변조 발생장치에 관한 것으로, 종래에는 상위 제어 프로그램에서 생성한 데이타가 PWM 듀티로서 실제로 사용되기 시작하는 시점은 다음 카운터가 클리어되는 시각이므로, 상위제어 프로그램의 기동으로부터 PWM 데이타가 효력을 발생하는 시점까지는 PWM의 주기만큼 지연이 생기는데 PWM 주기가 길고 제어 프로그램에서 소모되는 시간이 짧으면 이 지연은 제어계의 성능을 떨어뜨리게 되는 문제점이 있었다. 이와같은 종래의 문제점을 감안하여 본 고안은 PWM 발생기가 출력하는 동기신호(인터럽트혹은 플래그)의 발생시점을 입력할 수 있는 레지스터를 구성하여 이 데이타에 의해 동기신호로 기동되는 상위제어 프로그램의 기동시점을 조절할 수 있도록 하므로써, 제어 프로그램에서 PWM 데이타를 써넣는 시점과 이 데이타가 유효하게 되는 시점(카운터가 클리어되는 시점)을 최소화하여 가장 최근의 데이타를 사용하여 계산된 PWM 듀티 데이타로 PWM을 구동할 수 있도록 한 효과가 있다.The present invention relates to a pulse width modulation generator capable of programming an interrupt time point. In the related art, a time point at which a data generated by an upper control program actually starts to be used as a PWM duty is a time when the next counter is cleared. There is a problem that there is a delay as much as the period of PWM from the start of the PWM data to the point where the data becomes effective. If the PWM period is long and the time consumed by the control program is short, this delay degrades the performance of the control system. In view of such a conventional problem, the present invention constitutes a register for inputting the timing of generation of a synchronization signal (interrupt or flag) outputted by a PWM generator, and the starting time of a higher-level control program started by the synchronization signal by this data. By minimizing the time when the PWM data is written in the control program and when this data becomes valid (the counter is cleared), the PWM can be driven with the PWM duty data calculated using the most recent data. One effect is to make it work.

Description

Pulse Width Modulation Generator

제1도는 종래의 펄스폭 변조 발생장치 구성도.1 is a block diagram of a conventional pulse width modulation generator.

제2도는 본 고안의 펄스폭 변조 발생장치 구성도.2 is a block diagram of a pulse width modulation generator according to the present invention.

제3도는 (a)와 (b)는 종래 및 본 고안에 의한 제어 프로그램 가동을 보인 설명도.3 (a) and (b) are explanatory views showing operation of a control program according to the prior art and the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : PWM 진폭 레지스터 2 : 카운터부1: PWM amplitude register 2: counter

3,6A-6N,9 : 비교부 4A-4N : PWM 듀티 제1 레지스터3,6A-6N, 9: comparator 4A-4N: PWM duty first register

5A-5N : PWM 듀티 제2 레지스터 8 : 인터럽트 시점 레지스터5A-5N: PWM duty second register 8: Interrupt time register

7A-7N : 데드타임 발생부7A-7N: Dead time generator

본 고안은 펄스폭 변조(PWM) 발생장치에 관한 것으로, 특히 서보 모터 제어등에 펄스폭 변조를 사용할 때 프로그램 작성자가 펄스폭 변조 발생장치에서 출력되는 인터럽트 또는 플래그의 발생시점을 소프트웨어적으로 조정함으로써 펄스폭 변조에 의한 제어성능을 향상시킬 수 있도록 한 펄스폭 변조 발생장치에 관한 것이다.The present invention relates to a pulse width modulation (PWM) generator, and in particular, when the pulse width modulation is used for servo motor control, the programmer makes a pulse by adjusting the timing of generation of an interrupt or flag output from the pulse width modulation generator. The present invention relates to a pulse width modulation generator capable of improving the control performance by width modulation.

종래의 펄스폭 변조 발생장치는 첨부된 도면 제1도에 도시된 바와같이, 데이타 버스(DB)를 통하여 특정한 값을 입력하는 PWM 진폭 레지스터(1)와, 외부로부터 입력되는 클럭(CK)을 카운트하는 카운터부(2)와, 상기 PWM 진폭 레지스터(1)의 데이타 값과 상기 카운트부(2)에서 카운트된 값을 비교하여 이퀼라이징 신호(EQ)를 발생시켜서 이 이퀼라이징 신호(EQ)로 상기 카운트부(2)의 값을 클리어(CL) 및 리로드(reload)하고 인터럽트/플래그 신호로 출력하는 비교부(3)와, 데이타 버스(DB)로부터의 PWM 듀티를 결정하는 PWM 듀티 제1 레지스터(4A-4N)와, 상기 비교부(3)의 이퀼라이징 신호(EQ)와 동기하여 상기 PWM 듀티 제1 레지스터(4A-4N)로부터 각각의 출력을 저장하는 PWM 듀티 제2 레지스터(5A-5N)와, 상기 PWM 듀티 제2 레지스터(5A-5N)에서 저장된 각각의 출력과 상기 카운트부(2)의 출력을 비교하여 출력하는 비교부(6A-6N)와, 상기 비교부(6A-6N)에서 비교된 값에 따라 데드타임을 발생시켜 PWM 구동신호로 출력되게 하는 데드타임 발생부(7A-7N)로 구성된다.In the conventional pulse width modulation generator, as shown in FIG. 1, the PWM amplitude register 1 for inputting a specific value through the data bus DB and the clock CK input from the outside are counted. The counter unit 2 compares the data value of the PWM amplitude register 1 with the value counted by the counter unit 2 to generate an equalizing signal EQ, and generates the equalizing signal EQ. A comparator 3 for clearing and reloading the value of the counter 2 and outputting it as an interrupt / flag signal, and a PWM duty first register for determining the PWM duty from the data bus DB ( 4A-4N and PWM duty second registers 5A-5N for storing respective outputs from the PWM duty first registers 4A-4N in synchronization with the equalizing signal EQ of the comparator 3. And each of the outputs stored in the PWM duty second registers 5A-5N and the count unit 2, respectively. Comparator 6A-6N for comparing and outputting the output force, and dead time generator 7A-7N for generating a dead time according to the value compared by the comparator 6A-6N and outputting the PWM drive signal. It consists of.

이와같이 구성된 종래의 펄스폭 변조 발생장치는 데이타 버스(DB)를 통해 초기화 프로그램에서 PWM 진폭 레지스터(1)에 특정한 값(n)을 입력하고 카운터부(2)는 주기(c)를 갖는 클럭(CK)을 카운트한 후, 상기 카운터부(2)의 값과 상기 PWM 진폭 레지스터(1)의 값을 비교부(3)에서 비교하여 두개의 값이 같으면 이퀼라이징 신호(EQ)를 발생시킨다.The conventional pulse width modulation generator configured as described above inputs a specific value n to the PWM amplitude register 1 in the initialization program via the data bus DB, and the counter section 2 has a clock CK having a period c. ), The value of the counter 2 and the value of the PWM amplitude register 1 are compared by the comparator 3, and if the two values are the same, an equalizing signal EQ is generated.

이에따라, 상기 이퀼라이징 신호(EQ)를 사용하여 클럭과 동기 또는 비동기의 방법으로 상기 카운터부(2)의 값을 클리어한다. 즉 상기 카운터부(2)는 구성에 따라 대략 n x c의 주기를 갖고 카운터를 반복하게 되고, 이 주기 n×c가 PWM의 기본주기가 되며 실제 PWM은 구성에 따라 n×c의 정수배를 주기로 갖는다.Accordingly, the value of the counter 2 is cleared by using the equalizing signal EQ in a synchronous or asynchronous manner with a clock. That is, the counter unit 2 repeats the counter with a period of approximately n x c depending on the configuration, and this period n × c becomes the basic period of the PWM, and the actual PWM has an integer multiple of n × c depending on the configuration.

그리고, 상기 이퀼라이징 신호(EQ)는 상위 제어프로그램과 펄스폭 변조의 동기를 이루기 위한 인터럽트 혹은 플래그로 사용된다.The equalizing signal EQ is used as an interrupt or a flag for synchronizing a pulse width modulation with an upper control program.

또한 상위 제어 프로그램에서 PWM 듀티 제1 레지스터(4A-4N)에 입력한 값이 상기 이퀼라이징 신호(EQ)와 동기되어 상기 PWM 듀티 제1 레지스터(4A-4N)의 값이 PWM 듀티 제2 레지스터(5A-5N)로 저장되고, 상기 PWM 듀티 제2 레지스터(5A-5N)로부터 출력된 값은 상기 카운터부(2)의 진행값과 비교부(6A-6N)에서 비교되어 그 크기에 따라 1 또는 0으로 출력되며, 상기 각 비교부(6A-6N)에서의 출력값은 데드타임 발생부(7A-7N)를 통하여 바로 펄스폭 변조(PWM) 출력이 된다.In addition, the value input to the PWM duty first registers 4A-4N in an upper control program is synchronized with the equalizing signal EQ so that the value of the PWM duty first registers 4A-4N is changed to the PWM duty second register ( 5A-5N), and the value output from the PWM duty second register 5A-5N is compared with the progress value of the counter unit 2 in the comparison unit 6A-6N, and according to the magnitude thereof, 1 The output value is 0, and the output value of each of the comparators 6A-6N is a pulse width modulation (PWM) output directly through the dead time generator 7A-7N.

이상에서 상세히 설명한 바와같이 종래의 펄스폭 변조 발생장치에 있어서는 상위 제어 프로그램과 PWM과의 동기를 카운터의 클리어 혹은 리로드시점에 맞추게 되는바, 첨부된 도면 제3도의 (a)에서와 같이 이는 상위 제어 프로그램에서 생성한 데이타가 PWM 듀티로서 실제로 사용되기 시작하는 시점은 다음 카운터가 클리어되는 시각이므로, 상위제어 프로그램의 기동으로부터 PWM 데이타가 효력을 발생하는 시점까지는 PWM의 주기 T 만큼 지연이 생기고 상위 제어 프로그램에 소요되는 시간을 tp라고 하면 T-tp 만큼의 순지연이 발생한다. 특히 PWM 주기가 길고 제어 프로그램에서 소모되는 시간이 짧으면 이 지연은 제어계의 성능을 떨어뜨리게 되는 문제점이 있었다.As described in detail above, in the conventional pulse width modulation generator, synchronization between the upper control program and the PWM is adjusted at the time of clearing or reloading the counter. As shown in (a) of FIG. The time when the data generated by the program actually starts to be used as the PWM duty is the time when the next counter is cleared. Therefore, there is a delay as much as the period T of the PWM from the start of the upper control program to the time when the PWM data becomes effective. If the time required for tp is tp, there is a net delay of T-tp. In particular, if the PWM cycle is long and the time consumed by the control program is short, this delay has a problem of reducing the performance of the control system.

본 고안은 이와같은 종래의 문제점을 감안하여 PWM 발생기가 출력하는 동기신호(인터럽트 혹은 플래그)의 발생시점을 입력할 수 있는 레지스터를 구성하여 이 데이타에 의해 동기신호로 기동되는 상위제어 프로그램의 기동시점을 조절할 수 있도록 하므로써 제어 프로그램에서 PWM 데이타를 써넣는 시점과 이 데이타가 유효하게 되는 시점(카운터가 클리어되는 시점)을 최소화하여 가장 최근의 데이타를 사용하여 계산된 PWM 듀티 데이타로 PWM 을 구동할 수 있도록 제공함에 그 목적이 있다.In view of such a conventional problem, the present invention constitutes a register that can input the timing of generation of a synchronous signal (interrupt or flag) outputted by a PWM generator, and the starting time of the upper control program started by the synchronous signal by this data. This allows the control program to drive the PWM with the PWM duty data calculated using the most recent data by minimizing the time the PWM data is written in the control program and when it is valid (the counter is cleared). The purpose is to provide it.

이하 본 고안을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제2도는 본 고안의 펄스폭 변조 발생장치 구성도로서 이에 도시한 바와같이, 데이타 버스(DB)를 통하여 특정한 값을 입력하는 PWM 진폭 레지스터(1)와, 외부로부터 입력되는 클럭(CK)을 카운트하는 카운터부(2)와, 상기 PWM 진폭 레지스터(1)의 데이타 값과 상기 카운트부(2)에서 카운트된 값을 비교하여 이퀼라이징 신호(EQ)를 발생시켜서 이 이퀼라이징 신호(EQ)로 상기 카운트부(2)의 값을 클리어(CL) 및 리로드(reload)하는 비교부(3)와, 데이타 버스(DB)로부터의 PWM 듀티를 결정하는 PWM 듀티 제1 레지스터(4A-4N)와, 상기 비교부(3)의 이퀼라이징 신호(EQ)와 동기하여 상기 PWM 듀티 제1 레지스터(4A-4N)로부터 각각의 출력을 저장하는 PWM 듀티 제2 레지스터(5A-5N)와, 상기 PWM 듀티 제2 레지스터(5A-5N)에서 저장된 각각의 출력과 상기 카운트부(2)의 출력을 비교하여 출력하는 비교부(6A-6N)와, 상기 비교부(6A-6N)에서 비교된 값에 따라 데드타임을 발생시켜 PWM 구동신호로 출력되게 하는 데드타임 발생부(7A-7N)와, 초기화 프로그램에서 데이타 버스(DB)로부터 동기신호의 발생시점 데이타를 입력하는 인터럽트 시점 레지스터(8)와, 상기 인터럽트 시점 레지스터(8)에서 저장된 값과 상기 카운터부(2)에서 카운트된 값을 비교하여 PWM 동기신호인 인터럽트 혹은 플래그를 발생시키는 비교부(9)로 구성한다.2 is a block diagram of a pulse width modulation generator according to the present invention, as shown here, which counts a PWM amplitude register 1 for inputting a specific value through a data bus DB and a clock CK input from the outside. The counter unit 2 compares the data value of the PWM amplitude register 1 with the value counted by the counter unit 2 to generate an equalizing signal EQ, and generates the equalizing signal EQ. A comparator 3 for clearing and reloading the value of the counting unit 2, a PWM duty first register 4A-4N for determining the PWM duty from the data bus DB, and A PWM duty second register 5A-5N for storing respective outputs from the PWM duty first registers 4A-4N in synchronization with the equalizing signal EQ of the comparator 3, and the PWM duty second Ratio for comparing and outputting each output stored in the registers 5A-5N with the output of the counting section 2; A dead time generator 7A-7N for generating a dead time and outputting the PWM drive signal in accordance with the value compared by the comparison unit 6A-6N; An interrupt start register 8 for inputting the start point data of the synchronizing signal from DB, and the value stored in the interrupt start register 8 and the value counted by the counter unit 2 to compare the interrupt signal as a PWM sync signal. Or a comparator 9 for generating a flag.

이와같이 구성된 본 고안의 작용, 효과를 제2도 및 제3도를 참조하여 설명하면 다음과 같다.The operation and effects of the present invention constructed as described above will be described with reference to FIGS. 2 and 3.

데이타 버스(DB)를 통해 초기화 프로그램에서 PWM 진폭 레지스터(1)에 특정한 값(n)을 입력하면 카운터부(2)는 n x c(c는 클럭의 주기)의 주기를 가지고 카운트를 반복하는데, 이 주기 n x c가 PWM의 기본주기가 되며 실제 PWM은 구성에 따라 n x c의 정수배를 주기로 갖는다.When a specific value n is input to the PWM amplitude register 1 in the initialization program through the data bus DB, the counter unit 2 repeats the count with a period of nxc (c is a clock cycle). nxc is the basic period of PWM, and the actual PWM has an integer multiple of nxc depending on the configuration.

예를 들어 PWM 출력의 주기가 T=n x c, 상위제어 프로그램의 수행시간을 tp, 상기 카운터부(2)는 0부터 업(UP)카운트 된다고 하면 인터럽트 시점 레지스터(8)에 n-(tp/c)에 근사한 정수를 입력하면 상기 카운터부(2)가 0부터 시작하여 상기 인터럽트 시점 레지스터(8)에 저장된 값과 같을때 PWM 동기신호인 인터럽트 또는 플래그를 발생시키게 된다.For example, assuming that the period of the PWM output is T = nxc, the execution time of the host control program is tp, and the counter unit 2 is counted up from 0, n- (tp / c By inputting an approximate integer to), the counter unit 2 generates an interrupt or flag, which is a PWM synchronization signal, when it starts at 0 and is equal to the value stored in the interrupt time register 8.

그리고, 상기 카운터부(2)의 값과 상기 PWM 진폭 레지스터(1)의 값을 비교부(3)에서 비교하여 두개의 값이 같으면 이퀼라이징 신호(EQ)를 발생시켜서, 이 이퀼라이징 신호(EQ)를 사용하여 클럭과 동기 또는 비동기의 방법으로 상기 카운터부(2)의 값을 클리어한다.The comparison unit 3 compares the value of the counter unit 2 with the value of the PWM amplitude register 1 to generate an equalizing signal EQ when the two values are the same, thereby generating the equalizing signal EQ. ), The value of the counter 2 is cleared in a synchronous or asynchronous manner with the clock.

또한, 상위 제어 프로그램에서 PWM 듀티 제1 레지스터(4A-4N)에 입력한 값이 상기 이퀼라이징 신호(EQ)와 동기되어 상기 PWM 듀티 제1 레지스터(4A-4N)의 값이 PWM 듀티 제2 레지스터(5A-5N)로 저장되고, 상기 PWM 듀티 제2 레지스터(5A-5N)로부터 출력된 값은 상기 카운터부(2)의 진행값과 비교부(6A-6N)에서 비교되어 그 크기에 따라 1 또는 0으로 출력되며, 상기 각 비교부(6A-6N)에서의 출력값은 데드타임 발생부(7A-7N)를 통하여 바로 펄스폭 변조(PWM) 출력이 된다.In addition, the value input to the PWM duty first registers 4A-4N by an upper control program is synchronized with the equalizing signal EQ so that the value of the PWM duty first registers 4A-4N is PWM duty second register. The value stored in the 5A-5N and output from the PWM duty second register 5A-5N is compared with the progress value of the counter unit 2 in the comparison unit 6A-6N, and 1 according to its size. Or 0, and the output value of each of the comparison units 6A-6N is a pulse width modulation (PWM) output directly through the dead time generators 7A-7N.

따라서, 첨부된 도면 제3도의 (b)와 같이 상기 비교부(9)의 신호에 동기되어 상위제어 프로그램을 기동하게 되고 상위제어 프로그램에서 계산을 수행하여 그 결과를 PWM 듀티 제1 레지스터(4A-4N)에 입력하는 시점과 상기 PWM 듀티 제1 레지스터(4A-4N)의 값이 PWM 듀티 제2 레지스터(5A-5N)에 전송되어 실제 PWM 데이타로 유효하게 되는 시각이 거의 일치하게된다.Therefore, as shown in (b) of FIG. 3, the upper control program is started in synchronization with the signal of the comparing unit 9, and the upper control program calculates the result of the PWM duty first register 4A-. The point of time input to 4N) and the value of the PWM duty first registers 4A-4N are transferred to the PWM duty second registers 5A-5N so that the time at which the data becomes valid as actual PWM data becomes almost identical.

이상에서 상세히 설명한 바와같이 본 고안은 PWM 발생기가 출력하는 동기신호(인터럽트 혹은 플래그)의 발생시점을 입력할 수 있는 레지스터를 구성하여 이데이타에 의해 동기신호로 기동되는 상위제어 프로그램의 기동시점을 조절할 수 있도록 하므로써, 제어 프로그램에서 PWM 데이타를 써넣는 시점과 이 데이타가 유효하게 되는 시점(카운터가 클리어되는 시점)을 최소화하여 가장 최근의 데이타를 사용하여 계산된 PWM 듀티 데이타로 PWM을 구동할 수 있어서 PWM에 의한 제어성능을 향상시키게 되는 효과가 있다.As described in detail above, the present invention configures a register for inputting the generation point of the synchronization signal (interrupt or flag) output by the PWM generator, and adjusts the starting point of the upper control program started by the synchronization signal by this data. By minimizing the time that PWM data is written in the control program and when this data becomes valid (the counter is cleared), the PWM can be driven with the PWM duty data calculated using the most recent data. There is an effect of improving the control performance by the PWM.

Claims

PWM amplitude register 1 for inputting a specific value through the data bus DB, a counter unit 2 for counting a clock CK input from the outside, a data value of the PWM amplitude register 1 and the A comparison unit 3 for generating an equalizing signal EQ by comparing the values counted by the counting unit 2 and clearing and reloading the value of the counting unit 2 with the equalizing signal EQ. And the PWM duty first register 4A-4N for determining the PWM duty from the data bus DB and the PWM duty first register 4A in synchronization with the equalizing signal EQ of the comparator 3. A PWM duty second register 5A-5N storing the output from -4N), a comparison unit comparing the output stored in the PWM duty second register 5A-5N with the output of the counting unit 2 and outputting the output; 6A-6N and the PWM drive signal through the dead time generator 7A-7N according to the value compared by the comparison unit 6A-6N. A pulse width modulation generator for outputting a signal, comprising: an interrupt time register (8) for inputting time point of generation of a synchronization signal from a data bus (DB) in an initialization program, a value stored in the interrupt time register (8), and the counter; And a comparator (9) for comparing the values counted in said section (2) to generate interrupts or flags which are PWM synchronization signals.