KR0121941B1

KR0121941B1 - 바운더리 스캔구조의 3-테스트데이타 출력신호 전송제어장치

Info

Publication number: KR0121941B1
Application number: KR1019940038655A
Authority: KR
Inventors: 곽재봉
Original assignee: 박성규; 대우통신주식회사
Priority date: 1994-12-29
Filing date: 1994-12-29
Publication date: 1997-12-05
Anticipated expiration: 2014-12-29
Also published as: KR960024431A

Abstract

본 바운더리 스캔 구조의 3테스트데이타 출력신호 전송 제어장치는 TDO신호 출력시, TDI전송라인과 TMS전송라인을 입출력라인으로 병행이 가능하도록 구성된 집적회로로부터 출력되는 3TDO신호를 프로세서로 전송되도록 제어하기 위한 것이다. 이를 위하여 본 장치는 바운더리 스캐닝을 제어하기 위한 프로세서, 3-테스트데이타 출력신호를 출력하는 집적회로, 집적회로에서 출력되는 신호를 저장하기 위한 제1저장부, 제1저장부에서 출력되는 신호를 저장한 뒤 프로세서로 전송하기 위한 제2저장부, 집적회로에서 제1저장부로 전송되는 데이타량을 조절하기 위한 데이타전송량 조절부, 테스트데이타 출력신호 전송에 필요한 클럭신호를 생성하기 위한 클럭신호 생성부, 클럭신호 생성부의 세트상태를 제어하기 위한 제1데이타 전송 제어부, 제2저장부의 출력 클럭신호를 제공하고, 데이타전송량 조절부의 전송량 카운트를 리세트시키기 위한 제2데이타전송 제어부를 포함하도록 구성된다.

Description

바운더리 스캔구조의 3-테스트데이타 출력신호 전송제어장치

제1도는 종래의 바운더리 스캔 구조를 갖는 프로세서와 집적회로간의 개략도이고,

제2도는 본 발명에 따른 바운더리 스캔 구조의 3테스트데이타 출력신호 전송제어장치의 회로도이고,

제3도는 어드레스용 디코더에서 출력되는 IO1전송명령에 따른 제2도의 동작타이밍도이고,

제4도는 어드레스용 디코더에서 출력도는 IO2전송명령에 따른 제2도의 동작타이밍도이다.

* 도면의 주요부분에 대한 부호의 설명

200 : 프로세서, 210 : 어드레스용 디코더,

220 : 오실레이터, 230 : 데이타전송량 조절부,

240 : 클럭신호생성부, 250 : 제1데이타전송 제어부,

260 : 제2데이타전송 제어부, 270 : 제1저장부,

280 : 제2저장부, 290 : 집적회로.

본 발명은 IEEE(Institute of Electrical and Electronics Engineers)에서 규정한 바운더리 스캔 구조(Boundary Scan Architecture)에 관한 것으로, 특히 집적회로부터 3테스트데이타 출력시 프로세서로 전달이 가능하도록 제어하기 위한 3테스트데이타 출력신호(Test Data Output : 이하 TDO라 함)전송제어장치에 관한 것이다.

IEEE에서는 집적회로의 집적도가 날로 높아짐에 따라 기존의 테스트장비(예를 들어 오실로스코프와 같은 장비)를 이용한 테스트수행에 어려움이 따르게 되자 사용시스템의 주기능제어 프로세서를 이용한 테스트구조를 규정하기에 이르렀다. IEEE에서 규정하고 있는 테스트구조는 바운더리 스캔(Boundary Scan) 구조로서, 테스트대상이 되는 집적회로내의 구성요소들이 요구되는 기능을 정확히 수행하고 있는지, 또는 상술한 각 구성요소들이 정확하게 서로 연결되어 있는지, 상기 각 구성요소들이 요구되는 기능을 정확하게 수행할 수 있도록 상호작용을 하는지를 감시하기 위하여 집적회로의 입출력상태를 주기능제어 프로세서가 체킹하는 것으로, IEEE 1149.1에 규정하고 있다.

IEEE 1149.1 규정에 의하면, 바운더리 스캔 구조에서는 최소한 테스트클럭(Test Clock; 이하 TCK라 함), 테스트데이타 입력(Test Data Input; 이하 TDI라 함 ), TDO 그리고 테스트모드선택(Test Mode Select; 이하 TMS라 함) 신호들을 위한 단자를 필요로 한다.

여기서 TCK는 IEEE규정에 의한 바운더리 스캔이 가능한 집적회로의 로직용 테스트클럭이고, TDI는 상술한 집적회로의 로직을 테스트하기 위한 테스트 명령 및 데이타를 의미하고, TDI는 TCK의 상승에지에서 샘플링(Sampling)되어 테스트하기 위한 로직에 인가된다. 또한 TDO는 상술한 규정에 의한 집적회로로부터 로직을 테스트한 후 직렬로 출력되는 명령 및 데이타로서, TDO는 TCK의 하강에지에서 샘플링되며, TMS는 상술한 규정에 의한 집적회로의 로직을 테스트하기 위한 모드를 설정하는 신호로서, TCK의 상승에지에서 샘플링된다.

제1도는 종래의 바운더리 스캔 구조 갖는 프로세서와 집적회로간의 개략도로서, TCK, TDI 및 TMS를 입력단자(I1,I2,I3)를 통해 각각 입력받고 출력단자(O1)로 TDO신호를 출력함으로써 자신이 바운더리 스캐닝되도록 하는 기능을 갖는 집적회로(11)와 집적회로(11)를 바운더리 스캐닝하기 위한 프로세서(10)와, 프로세서(10)로부터 인가되는 어드레스신호를 디코딩하여 다수의 클럭신호를 각각 출력하는 어드레스용 디코더(12)와 어드레스용 디코더(12)와 각 클럭신호에 따라 프로세서(10)의 데이타버스로부터 인가되는 데이타를 집적회로(11)의 각 입력단자(I1,I2,I3)에 TCK, TDI 그리고 TMS신호로 각각 전송하는 D플립플롭(Delay Flip Flop)(D1,D2,D3)과, 어드레스용 디코더(12)의 클럭신호에 따라 집적회로(11)의 출력단자(O1)를 통해 출력되는 TDO신호를 데이타버스를 통해 프로세서(10)로 전송하는 D플립플롭(D4)으로 이루어진다.

이와 같이 이루어지는 바운더리 스캔 구조에서 프로세서(10)는 집적회로(11)를 바운더리 스캐닝하기 위하여 우선 데이타버스를 통해 TCK, TDI 그리고 TMS에 해당되는 신호를 D플립플롭(D1,D2,D3)에 각각 저장하고, 어드레스용 디코더(12)로 어드레스신호를 출력한다. 어드레스용 디코더(12)는 프로세서(10)로부터 인가된 어드레스신호를 디코딩하여 D플립플롭(D1,D2,D3)의 클럭신호로 출력한다.

D플립플롭(D1,D2,D3)의 각각의 출력신호인 TCK, TDI, TMS는 D플립플롭(D1)에서 출력되는 TCK신호에 동기되어 집적회로(11)으 해당 입력단자(I2,I3)를 통해 집적회로(11)에 인가된다.

한편, 프로세서(10)는 바운더리 스캐닝 결과를 얻기 위하여 어드레스용 디코더(12)를 통해 D플립플롭(D4)으로도 클럭신호를 제공하고, D플립플롭(D4)은 D플립플롭(D1)의 TCK신호에 동기되어 집적회로(11)의 출력단자(O1)를 통해 출력되는 TDO신호를 저장한 뒤, 프로세서 (10)로 전송된다.

그러나 이와 같은 바운더리 스캔 구조에 의하면, TDO가 TCK에 동기되어 직렬로 집적회로(11)에서 프로세서(10)로 전송되므로 프로세서(10)가 집적회로(11)로부터 TDO를 읽어내는데는 많은 시간이 소요되므로 바운더리 스캐닝을 위한 프로세서(10)의 점유시간이 과도하게 요구되는 문제가 있었다.

따라서 본 발명의 목적은 상술한 문제를 해결하기 위하여 TDO신호 출력시, TDI전송라인과 TMS전송라인을 입출력라인으로 병행이 가능하도록 구성된 집적회로로부터 출력되는 3개의 TDO신호를 프로세서로 전송되도록 제어하기 위한 바운더리 스캔 구조의 3-테스트데이타 출력신호 전송제어장치를 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명에 따른 장치는, 바운더리 스캔기능이 가능하고 바운더리 스캔을 위한 테스트데이타 입력단자와 테스트모드선택신호 입력단자를 입출력이 가능하도록 설정할 수 있는 집적회로와 바운더리 스캐닝 제어를 수행하기 위한 프로세서를 이용한 바운더리 스캔 구조의 3테스트데이타 출력신호 전송제어장치에 있어서 : 상기 집적회로에서 직렬로 출력되는 3개의 테스트데이타 출력신호를 각각 나누어 저장한 뒤 소정 비트가 채워지면 병렬로 출력하기 위한 제1저장부; 상기 제1저장부에서 병렬로 출력되는 데이타를 저장하고, 상기 프로세서의 제어명령에 의하여 상기 프로세서로 출력하기 위한 제2저장부; 상기 프로세서의 어드레스 신호에 따른 상기 프로세서의 입출력제어신호(I/O)를 디코딩하여 상기 집적회로에서 출력되는 3개의 테스트데이타 출력신호가 상기 프로세서로 전송되는 과정을 제어하기 위한 적어도 4가지 경우의 입출력제어신호를 출력하기 위한 어드레스용 디코더; 상기 어드레스용 디코더에서 출력되는 상기 입출력제어신호중 상기 제2저장부로부터 상기 프로세서로의 전달 제어를 시작으로 하여 상기 집적회로로부터 상기 제1저장부, 제2저장부를 경유하여 상기 프로세서로 전달되는 과정을 제어하는 제1입출력제어신호(IO2)와 상기 제2저장부에 마지막으로 저장된 데이타를 상기 프로세서로 전달되는 과정을 제어하는 제2입출력제어신호(IO3)의 논리조합에 의하여 상기 제2저장부의 출력인에이블을 제어하기 위한 출력인에이블 제어부; 전체 시스템에 사용하기 위한 소정의 클럭을 발생하기 위한 오실레이터; 상기 프로세서에서 출력되는 상기 테스트데이타 출력갯수 데이타에 의하여 상기 테스트데이타 출력신호의 전송량을 제어하기 위한 데이타 전송량 조절부; 상기 데이타 전송량 조절부에서 출력되는 신호에 의하여 상기 제1저장부의 데이타저장을 제어하기 위한 클럭신호를 생성하기 위한 클럭신호생성부; 상기 프로세서에서 출력되는 리세트신호와 상기 어드레스용 디코더에서 출력되는 상기 제1입출력제어신호(IO2)와 상기 집적회로에서 상기 제1저장부로의 데이타전송 제어를 시작으로 하는 제3입출력제어신호(IO1)에 의하여 상기 클럭신호생성부의 세트상태를 제어하여 데이타전송을 제어하기 위한 제1데이타전송제어부; 상기 클럭신호 생성부로부터 생성되는 클럭신호와 상기 프로세서에서 출력되는 리세트신호에 의하여 상기 제2저장부의 클럭신호 및 상기 데이타 전송량 제어부의 전송량 카운트를 리세트하기 위한 신호를 제공하여 데이타전송을 제어하기 위한 제2데이타전송 제어부를 포함함을 특징으로 한다.

이어서 첨부된 도면을 참조하여 본 발명에 따른 실시예를 설명하기로 한다.

제2도는 본 발명에 따른 바운더리 스캔 구조 3-테스트데이타 출력신호 전송제어장치의 회로도로서, 프로세서(200), 어드레스용 디코더(210), 오실레이터(220), 데이타 전송량 조절부(230), 클럭신호 생성부(240), 제1데이타전송 제어부(250), 제2데이타전송 제어부(260), 제1저장부(270), 제2저장부(280), 집적회로(290)로 구성된다.

제3 또는 제2도에 도시된 어드레스용 디코더(210)에서 출력되는 IO1클럭신호에 의한 제2도의 동작타이밍도로서, (A)는 오실레이터(220)에서 제공하는 클럭신호이고, (B)는 어드레스용 디코더(210)에서 출력되는 IO1신호이고, (C)는 제1데이타전송 제어부(250)내의 게이트(G2) 출력신호이고, (D)는 제1DFF(241)의 출력신호이고, (E)는 게이트(G3)의 출력신호이고, (F)는 제3DFF(262)의 반전 출력신호(/Q)이고, (G)는 비교기(233)의 출력신호이고, (H)는 인버터(IN2)의 출력신호이다.

제4도는 제2도에 도시된 어드레스용 디코더(210)에서 출력되는 IO2클럭신호에 따른 제2도의 동작타이밍도로서, (A)는 오실레이터(220)에서 제공되는 클럭신호이고, (B)는 IO2신호이고, (C)는 게이트(G4)의 출력신호이고, (D)는 제2DFF(251)의 출력신호이고, (E)는 제3DFF(252)의 출력신호이고, (F)는 제4DFF(253)의 출력신호이고, (G)는 게이트(G5)의 출력신호이고, (H)는 게이트(G2)의 출력신호이고, (I)는 제1DFF(241)의 출력신호이고, (J)는 게이트(G3)의 출력신호이고, (K)는 비교기(233)의 출력신호이고, (L)은 제3DFF(252)의 반전 출력신호(/Q)이다.

그러면, 제2도와 같이 구성된 바운더리 스캔 구조의 3-테스트데이타 출력신호 전송제어장치에 대한 동작 설명을 제3도 및 제4도를 결부시켜 설명하기로 한다.

전원 인가시 리세트신호는 카운터(232)와 제2~7D 플립플롭(251~253,261~263)의 리세트단자에 인가되어 내용을 클리어시킨다.

프로세서(200)에서 어드레스버스와 콘트롤버스를 통해 출력되는 어드레스신호, I/O데이타 및 R/W신호는 어드레스용 디코더(210)로 전송된다. 어드레스용 디코터(210)는 인가된 어드레스신호에 따라 I/O신호를 디코딩하고, 인가된 R/W신호가 읽기모드(Read)로 설정되어 있으므로 집적회로(290)에서 출력되는 3-TDO신호가 프로세서(200)로 전송되도록 제어하기 위한 다수의 입출력제어신호(IO1,IO2,IO3)를 출력한다.

여기서 IO1신호는 집적회로(290)에서 출력된 TDO-1, TDO-2, TDO-3신호를 후술할 제1저장부(270) 및 제2저장부(280)로 전송되는 것을 제어하기 위한 신호이고, IO2는 프로세서(200)가 제2저장부(280)에 저장되어 있는 TDO-1,2,3를 읽은 후, 집적회로(290)로부터 제공되는 새로운 TDO-1,2,3가 제1저장부(270)와 제2저장부(280)로 전송되는 과정을 제어하기 위한 신호이고, IO3는 집적회로(290)로부터 전송되는 TDO-1,2,3데이타가 더 이상 발생되지 않는 상태에서 제2저장부(280)에 저장되어 있는 데이타를 프로세서(200)로 전송되도록 제어하기 위한 신호이다. 이와 같이 IO1과 IO2는 IO2가 제2저장부에 저장되어 있는 데이타를 프로세서(200)로 전송하는 과정이 우선된다는 것을 제외하고는 IO1과 동일한 데이타전송을 제어한다. 따라서 이후 동작 설명시, 제3도 및 제4도를 혼용하여 설명하기로 한다.

어드레스용 디코더(210)에서 출력된 제3(B)도와 같은 주기를 갖는 IO1신호는 데이타 전송량 조절부(230) 및 제1데이타전송부(250)로 전송되고, 제4(B)도와 같은 주기를 갖는 IO2신호는 제1데이타전송부(250)와 제2저장부(280)의 출력인에이블을 제어하기 위한 게이트(G4)의 일측 입력단자로 인가되고, IO3는 상술한 게이트(G4)의 다른 일측 입력단자로 인가된다.

오실레이터(220)는 전체 시스템에 사용하기 위한 소정의 클럭신호를 발생한다.

데이타 전송량 조절부(230)는 8비트용 D플립플롭(231), 카운터(232), 비교기(233)로 구성되어, 데이타버스를 통해 프로세서(200)로부터 출력된 TDO전송 갯수가 인가되면, 제4 8DFF(231)의 입력신호로 제공한다. 여기서 D플립플롭이 8비트용인 것은 프로세서(200)로부터 출력된 TDO전송 갯수가 8비트인 경우를 예로 든 때문이다. 제4 8DFF(231)는 인가된 8비트의 데이타를 오실레이터(220)에서 제공되는 제3(A)도와 같은 주기를 갖는 클럭신호의 상승에지에 동기되어 비교기(233)의 일측 입력단(A)으로 출력한다.

카운터(232)는 2진 카운터로 후술할 제2데이타전송 제어부(260)에서 출력되는 신호와 프로세서(200)에서 제공되는 리세트신호(/RESET)에 의하여 리세트(/RESET)되어 후술할 클럭신호 생성부(240)에서 제공되는 클럭신호를 카운트하여 비교기(233)의 다른 일측 입력단(B)으로 출력한다.

비교기(233)는 A입력단으로 인가된 신호와 B입력단으로 인가된 신호를 비교한다. 비교결과, 서로 일치하지 않는 경우에는 제3(G)도 또는 제4(K)도와 같이 하이논리레벨을 출력하나 일치하는 지점에서는 제3(G)도 또는 제4(K)도와 같이 액티브 로우상태의 신호를 출력한다. 데이타 전송량 조절부(230)내의 비교기(233)의 출력신호(Q)는 클럭신호 생성부(240)로 출력된다.

클럭신호 생성부(240)는 제1DFF(241), 논리곱 게이트(G3), 인버터들(IN1,IN2,IN3)로 구성되어, 집적회로(290)에서 출력되는 TDO-1,2,3신호를 전송하는데 요구되는 클럭신호를 생성한다. 이를 위하여 데이타전송량 조절부(230)에서 출력된 비교기(233)의 출력신호가 인가되면, 제1DFF(241)의 클리어단자(/CLR)로 전송한다.

제1DFF(241)은 최고전위가 입력단(D)에 접속되어 후술할 제1데이타전송 제어부(250)내의 게이트(G2)가 제3(C)도 또는 제4(H)도와 같은 주기로 세트단자(/SET)로 인가되고, 제3(G)도 또는 제4(I)도와 같이 데이타 전송량 조절부(230)내의 비교기(233)의 출력신호가 하이논리상태인 경우에 제3(D)도 또는 제4(I)도와 같이 세트시 라징에지가 되어 출력단자(Q)를 통하여 게이트(G3)의 일측 입력단자와 인버터(IN3)로 인가된다. 인버터(IN3)는 인가된 신호를 반전하여 후술할 제2데이타전송 제어부(260)로 전송한다.

게이트(G3)는 오실레이트(220)에서 제3(A)도 또는 제4(A)도와 같은 주기로 인가되는 클럭신호에 제3(D)도 또는 제4(I)도와 같은 주기로 인가되는 제1DFF(241)의 출력신호 (Q)를 논리곱한다. 게이트(G3)는 제1DFF(241)의 출력신호(Q)가 제3(D)도 또는 제4(I)도에 도시된 바와 같이 하이상태를 유지하므로 오실레이터(220)에서 제공되는 클럭신호를 제3(E)도 또는 제4(J)도와 같이 출력한다. 출력된 신호는 후술할 제1저장부(270)의 클럭신호로 제공될 뿐아니라 클럭신호 생성부(240)내의 인버터(IN1,IN2)로 각각 출력한다.

인버터(IN1)는 게이트(G3)에서 출력된 신호를 반전하여 집적회로(290)의 클럭신호(TCK)로 전송한다. 여기서 클럭신호(TCK)는 상술한 바와 같이 TDO-1,2,3출력의 동기를 맞추기 위하여 집적회로(290)로 인가되는 신호이다. 인버터(IN2) 역시 게이트(G3)에서 출력된 신호의 논리를 반전하여 데이타 전송량 조절부(230)의 카운터(232)의 클럭단자로 전송한다.

제1데이타전송 제어부(250)는 선택단자(SEL)에 최고전위(Vcc)를 접속한 3개의 제2,3,4DFF(251,252,253)과, 2개의 논리곱 게이트(G2,G5)로 구성되어 클럭신호 생성부(230)내의 제1DFF(241)의 세트상태를 제어하는 것으로, 어드레스용 디코더(210)로부터 제4(B)도와 같은 주기로 IO2신호가 인가되면, 제2DFF(251)의 클럭단자로 전송한다. 제2DFF(251)는 인가된 IO2신호의 라이징에지에 동기되어 입력단 (D)에 걸려 있는 최고전위 (Vcc)에 의하여 제4(D)도와 같이 출력하여 제3DFF(252)의 입력단(D)으로 전송한다. 제3DFF(252)는 오실레이터(220)에서 제공되는 클럭신호의 라이징에지에 동기되어 입력단 (D)으로 인가된 하이레벨신호를 출력하여 제4(E)도와 같이 출력한다. 출력된 (Q)신호는 제4DFF(253)의 입력단 (D)로 인가되고, 제3(F)도와 같은 반전 출력신호(/Q)는 게이트(G2)의 일측 입력단으로 인가된다. 제4DFF(253)는 오실레이터(220)의 클럭신호의 라이징에지에 동기되어 입력단(D)로 인가된 신호를 제4(F)도와 같이 하이논리상태로 변환시켜 출력한다. 이때 제4DFF(253)는 반전출력(/Q)만을 게이트(G5)의 일측 입력단으로 제공한다. 게이트(G5)는 프로세서(200)에서 출력되는 리세트신호(/RESET)와 제4DFF(253)의 반전 출력신호(/Q)를 논리곱하여 제2,3,4DFF(251,252,253)의 클리어상태를 제어하기 위하여 제2,3,4DFF(251,252,253)의 클리어단자 (/ CLR)로 전송한다. 이때 전송되는 데이타는 제4(G)도와 같이 이루어지므로, 게이트(G5)의 출력신호가 제4(G)도와 같이 폴링에지가 되는 순간 제2,3,4DFF(251,252,253)은 동시에 클리어된다.

한편, 게이트(G2)는 어드레스용 디코더(210)에서 출력되는 IO1신호와 제3DFF(252)에서 출력되는 반전출력신호(/Q)를 논리곱하여 클럭신호 생성부(240)의 선택단자(SET)로 제공한다. 이때 게이트(G2)에서 출력되는 신호는 제3(C)도 또는 제4(H)도와 같다.

게이트(G2)에서 출력되는 신호에 의하여 상술한 클럭신호 생성부(240)내의 제1DFF(241)은 세트되어 입력단(D)에 걸려 있는 최고전위(Vcc)를 출력단자(Q)를 통해 출력하므로 제3(D)도 또는 제4(I)도와 같이 하이논리상태로 변화되어 출력된다. 이에 따라 게이트(G3)는 오실레이터(220)로부터 제공되는 클럭신호를 그대로 출력시키게 되므로 제3(E)도 또는 제4(J)도와 같이 오실레이터(220)에서 제공된 신호를 출력한다. 출력된 신호는 후술할 제1저장부(270)와 데이타 전송량 조절부(230)내의 카운터(232)의 클럭신호로 제공되어 집적회로(290)로부터 인가되는 TDO-1,2,3를 저장하도록 하고, 카운터(232)는 카운팅을 하도록 한다.

제2데이타전송 제어부(260)는 상술한 제1데이타전송 제어부(250)와 동일한 구조를 갖는 3개의 제5,6,7DFF(261,262,263), 2개의 논리곱 게이트(G1,G6)로 구성되어, 제2저장부(280)에 저장되어 있는 데이타를 프로세서(200)이 읽어갈 수 있도록 한다. 즉, 상술한 클럭신호 생성부(240)내의 인버터(IN3)의 출력신호가 인가되면, 제5DFF(261)의 클럭단자로 제공한다. 인버터(IN3)는 제1DFF(241)의 출력신호를 반전한 신호로 제3(I)도 및 제4(D)도와 같은 논리구조를 갖는 신호를 반전한 신호를 제공하므로 제5DFF(261)의 클럭단자로 인가되는 신호는 제3(I)도 및 제4(D)도에 도신된 것과 반전된 논리구조를 갖는 신호가 인가되므로, 클럭신호의 라이징에지시 입력단(D)으로 인가되는 최고전위(Vcc)를 출력단자(Q)를 통해 출력하고, 출력된 신호는 제6DFF(262)의 입력단자(D)로 출력하고, 제6DFF(262)의 출력신호는 제7DFF(263)의 입력단자(D)로 출력된다. 제7DFF(263)은, 제4DFF(253)과 같은 동작을 수행하기 위하여 반전된 출력신호를 게이트(G6)의 일측 입력단자로 제공하고, 게이트(G6)는 리세트신호(/RESET)와 제7DFF(263)의 출력신호를 논리곱하여 제5,6,7DFF(261,262,263)의 클리어단자(/CLR)로 제공하여 클리어시킨다. 한편, 제6DFF(262)은 반전출력을 게이트(G1)의 일측 입력단으로 전송한다. 게이트(G1)는 프로세서(200)에서 출력되는 리세트신호(/RESET)와 제6DFF(262)에서 출력되는 반전 출력신호(/Q)를 논리곱하여 데이타 전송량 조절부(230)내의 카운터(232)의 리세트단자(/RESET)로 제공하여 카운터(232)를 리세트시킨다.

제1저장부(270)는 3개의 8비트 레지스터(271,272,273)로 구성되어 클럭신호 생성부(240)의 게이트(G3)에서 제공되는 제3(E)도 및 제4(J)도와 같은 클럭신호에 동기되어 집적회로(290)에서 제공되는 3개의 TDO-1,2,3신호를 각각 저장한 다음 8비트 데이타가 모두 저장되면, 저장된 8비트의 데이타를 1번에 제2저장부(280)로 전송한다.

제2저장부(280)는 3개의 8비트형 D플립플롭(281,282,283)으로 구성되어 제1저장부(270)에서 출력되는 24비트의 데이타를 8비트씩 각각 나누어 저장한 다음 게이트(G4)에서 출력되는 출력 인에이블신호(/OEN)에 의하여 인에이블되고 제2데이타전송 제어부(260)의 제6DFF(262)에서 출력되는 신호에 동기되어 프로세서(200)로 동시에 출력한다. 게이트(G4)는 어드레스용 디코더(210)에서 출력되는 IO3, IO2를 논리곱하여 제2저장부(280)내의 제1,2,3 8DFF(281,282,283)의 출력인에이블단자(/OEN)로 출력한다.

집적회로(290)는 TDI 및 TMS라인을 입출력이 가능한 라인으로 설정할 수 있는 것으로, 현재는 바운더리 스캔기능중 출력데이타를 샘플링하는 경우에 대한 것을 도시한 것으로, 기존의 TDO단자와 출력단자로 전환된 TDI, TMS단자를 통해 TDO-1,2,3데이타를 출력하도록 구성되어 있다.

상술한 바와 같이 본 발명은 바운더리 스캔 구조에 의하여 테스트를 수행하는 집적회로가 테스트데이타 출력신호를 출력하는 시간을 줄이기 위하여 TDI 및 TMS전송라인을 TDO라인으로 이용하도록 제어될 때, 집적회로로부터 출력되는 3개의 TDO신호를 프로세서로 병렬 전송되도록 제어하기 위한 출력신호 전송제어장치를 제공함으로써, 출력데이타 전송시간을 대폭 감소시킬 수 있어 바운더리 스캔시 프로세서의 점유시간을 줄일 수 있는 효과가 있고, 또한 동시에 집적회로의 TDI, TDO, TMS 핀에 대한 감시기능을 수행할 수 있는 효과도 있다.

Claims

바운더리 스캔기능이 가능하고 바운더리 스캔을 위한 테스트데이타 입력단자와 테스트모드 선택신호 입력단자를 입출력이 가능하도록 설정할 수 있는 집적회로와 바운더리 스캐닝 제어를 수행하기 위한 프로세서를 이용한 바운더리 스캔 구조의 3테스트데이타 출력신호 전송제어장치에 있어서 : 상기 집적회로에서 직렬로 출력되는 3개의 테스트데이타 출력신호를 각각 나누어 저장한 뒤 소정 비트가 채워지면 병렬로 출력하기 위한 제1저장부; 상기 제1저장부에서 병렬로 출력되는 데이타를 저장하고, 상기 프로세서의 제어명령에 의하여 상기 프로세서로 출력하기 위한 제2저장부; 상기 프로세서의 어드레스신호에 따른 상기 프로세서의 입출력제어신호(I/O)를 디코딩하여 상기 집적회로에서 출력되는 3개의 테스트데이타 출력신호가 상기 프로세서로 전송되는 과정을 제어하기 위한 적어도 4가지 경우의 입출력제어신호를 출력하기 위한 어드레스용 디코더; 상기 어드레스용 디코더에서 출력되는 상기 입출력제어신호중 상기 제2저장부로부터 상기 프로세서로의 전달 제어를 시작으로 하여 상기 집적회로로부터 상기 제1저장부, 제2저장부를 경유하여 상기 프로세서로 전달되는 과정을 제어하는 제1입출력제어신호(IO2)와 상기 제2저장부에 마지막으로 저장된 데이타를 상기 프로세서로 전달되는 과정을 제어하는 제2입출력제어신호(IO3)의 논리조합에 의하여 상기 제2저장부의 출력인에이블을 제어하기 위한 출력인에이블 제어부; 전체 시스템에 사용하기 위한 소정의 클럭을 발생하기 위한 오실레이터; 상기 프로세서에서 출력되는 상기 테스트데이타 출력갯수 데이타에 의하여 상기 테스트데이타 출력신호의 전송량을 제어하기 위한 데이타 전송량 조절부; 상기 데이타 전송량 조절부에서 출력되는 신호에 의하여 상기 제1저장부의 데이타저장을 제어하기 위한 클럭신호를 생성하기 위한 클럭신호생성부; 상기 프로세서에서 출력되는 리세트신호와 상기 어드레스용 디코더에서 출력되는 상기 제1입출력제어신호(IO2)와 상기 집적회로에서 상기 제1저장부의 데이타전송 제어를 시작으로 하는 제3입출력제어신호(IO1)에 의하여 상기 클럭신호 생성부의 세트상태를 제어하여 데이타전송을 제어하기 위한 제1데이타전송제어부; 상기 클럭신호 생성부로부터 생성되는 클럭신호와 상기 프로세서에서 출력되는 리세트신호에 의하여 상기 제2저장부의 클럭신호 및 상기 데이타 전송량 제어부의 전송량 카운트를 리세트하기 위한 신호를 제공하여 데이타전송을 제어하기 위한 제2데이타전송 제어부를 포함함을 특징으로 하는 바운더리 스캔 구조의 3테스트데이타 출력신호 전송제어장치.
제1항에 있어서, 상기 데이타전송량 조절부는, 상기 프로세서로부터 출력되는 상기 테스트데이타 출력갯수 데이타를 저장하는 버퍼; 상기 제2데이타 전송 제어부에 의하여 리세트되어 상기 클럭신호생성부로부터 생성되는 클럭신호를 카운트하기 위한 카운터; 상기 버퍼에서 출력된 신호와 상기 카운터에서 출력된 신호를 비교하여 일치하는 경우에 상기 클럭생성부를 클리어하는 제어신호를 출력하기 위한 비교기를 포함함을 특징으로 하는 바운더리 스캔 구조의 3테스트데이타 출력신호 전송제어장치.
제1항에 있어서, 상기 클럭신호 생성부는, 상기 제1데이타전송 제어부의 출력신호에 의하여 세트되고, 상기 데이타전송량 제어부의 출력신호에 의하여 클리어상태가 제어되면서 상기 오실레이터에서 제공되는 클럭신호에 동기되어 입력단에 접속된 최고전위를 출력하기 위한 D플립플롭; 상기 D플립플롭의 출력신호와 상기 오실레이터에서 제공되는 클럭신호를 논리조합하여 상기 제1저장부의 클럭신호로 제공하기 위한 논리소자; 상기 논리소자에서 출력되는 신호를 반전하여 상기 데이타 전송량 조절부에서 전송량을 카운트할 수 있는 클럭신호로 제공하기 위한 제1인버터; 상기 D플립플롭의 출력신호를 반전하여 상기 제2데이타 전송 제어부의 클럭신호로 제공하기 위한 제2인버터; 및 상기 논리소자의 출력신호를 반전하여 상기 집적회로의 테스트 클럭신호로 제공하기 위한 제3인버터를 포함함을 특징으로 하는 바운더리 스캔 구조의 3테스트데이타 출력신호 전송제어장치.
제1항에 있어서, 상기 제1데이타전송 제어부는 상기 어드레스용 디코더에서 출력되는 상기 제1입출력제어신호를 클럭신호로 하는 제 1D플립플롭; 상기 오실레이터에서 제공되는 클럭신호에 동기되어 상기 제1D플립플롭의 출력신호를 입력신호로 하는 제2D플립플롭; 상기 오실레이터에서 제공되는 클럭신호에 동기되어 상기 제2D플립플롭의 출력신호를 입력신호로 하는 제3D플립플롭; 상기 제3D플립플롭과 상기 프로세서로부터 제공되는 리세트신호를 논리조합하여 상기 제1,2,3D플립플롭의 클리어상태를 제어하기 위한 제1논리소자; 및 상기 제2D플립플롭의 반전출력신호와 상기 어드레스용 디코더에서 출력되는 상기 제3입출력 제어신호(IO1)를 논리조합하여 상기 클럭신호 생성부의 세트상태를 제어하기 위한 제2논리소자를 포함함을 특징으로 하는 바운더리 스캔 구조의 3테스트데이타 출력신호 전송제어장치.
제1항에 있어서, 상기 제2데이타전송 제어부는 상기 클럭신호 생성부에서 출력되는 신호를 클럭신호로 하는 제1D플립플롭; 상기 오실레이터에서 제공되는 클럭신호에 동기되어 상기 제1D플립플롭의 출력신호를 입력신호로 하고 출력신호를 상기 제2저장부의 클럭신호로 제공하는 제2D플립플롭; 상기 오실레이터에서 제공되는 클럭신호에 동기되어 상기 제2D플립플롭의 출력신호를 입력신호로 하는 제3D플립플롭; 상기 제3D플립플롭과 상기 프로세서로부터 제공되는 리세트신호를 논리조합하여 상기 제1,2,3D플립플롭의 클리어상태를 제어하기 위한 제1논리소자; 및 상기 제2D플립플롭의 반전출력신호와 상기 프로세서에서 제공되는 리세트신호를 논리조합하여 상기 데이타 전송량 조절부의 전송량 카운트를 리세트하기 위한 신호로 출력하기 위한 제2논리소자를 포함함을 특징으로 하는 바운더리 스캔 구조의 3테스트데이타 출력신호 전송제어장치.
제1항에 있어서, 상기 제1저장부는 상기 집적회로에서 직렬로 출력되는 3개의 테스트데이타 출력신호에 대응되는 수만큼의 시프트 레지스터를 구비함을 특징으로 하는 바운더리 스캔 구조의 3테스트데이타 출력신호 전송제어장치.
제6항에 있어서, 상기 제2저장부는 상기 제1저장부에 구비된 시프트 레지스터와 대응되는 갯수의 버퍼를 구비하고, 상기 제2데이타전송 제어부에서 제공되는 신호를 클럭신호로 하여 저장된 데이타를 상기프로세서로 출력함을 특징으로 하는 바운더리 스캔 구조의 3테스트데이타 출력신호 전송제어장치.