KR0120591B1

KR0120591B1 - A circuit for controlling digital volume

Info

Publication number: KR0120591B1
Application number: KR1019940022457A
Authority: KR
Inventors: 박병철; 박상봉
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1994-09-07
Filing date: 1994-09-07
Publication date: 1997-10-22

Abstract

a digital volume storing means to store digital volume value of n bit; a shift means to shift the n bit volume value to the left in response to a clock signal in response to the first signal and to shift the n bit volume value to the right in response to a clock signal in response to the second signal; a detection means to input the n bit volume value of previous state and to detect whether the output signal of the shift means equals to the n bit volume value of previous state; and a control means to control the operation of the shift means in response to the output signal of the detection means.

Description

Digital volume control circuit

제1도의 종래의 디지탈 볼륨 제어회로의 회로도이다.Fig. 1 is a circuit diagram of a conventional digital volume control circuit of Fig. 1.

제2도는 제1도에 나타낸 디지탈 볼륨 제어회로의 동작 타이밍도이다.FIG. 2 is an operation timing diagram of the digital volume control circuit shown in FIG.

제3도는 본 발명의 디지탈 볼륨 제어회로의 회로도이다.3 is a circuit diagram of the digital volume control circuit of the present invention.

제4도는 제3도에 나타낸 멀티플렉서의 회로도이다.4 is a circuit diagram of the multiplexer shown in FIG.

제5도는 제3도에 나타낸 D플립플롭의 회로도이다.5 is a circuit diagram of the D flip-flop shown in FIG.

제6도는 제3도에 나타낸 디지탈 볼륨 제어회로의 동작 타이밍도이다.6 is an operation timing diagram of the digital volume control circuit shown in FIG.

본 발명은 디지탈 볼륨 제어(digital volume control) 회로에 관한 것으로, 특히 전원 온시에 높은 볼륨으로 인하여 청취자가 주는 거부감을 제거할 수 있는 디지탈 볼륨 제어회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital volume control circuit, and more particularly, to a digital volume control circuit capable of removing rejection given by a listener due to high volume at power on.

종래의 디지탈 볼륨 제어회로는 디지탈적으로 볼륨을 제어하기 위해서, 업(up) 또는 다운(down) 신호에 의해서 양방향성 쉬프트 레지스터에 원하는 볼륨값을 입력하고, 레지스터에 저장된 값들로써 최종 볼륨 감쇄(attenuation) 회로를 동작시키게 된다.In the conventional digital volume control circuit, in order to digitally control the volume, a desired volume value is input to the bidirectional shift register by an up or down signal, and the final volume attenuation is performed using the values stored in the register. To operate the circuit.

제1도는 종래의 디지탈 볼륨 제어회로의 회로도이다.1 is a circuit diagram of a conventional digital volume control circuit.

제1도에 있어서, 디지탈 볼륨 제어회로는 멀티플렉서(MUX)(10, 30, 50, 70), D플립플롭(DFF)(20, 40, 60, 80), OR 게이트(90), AND 게이트(100), 및 래치(LAT)(110, 120, 130, 140)로 구성되어 있다.1, the digital volume control circuit includes a multiplexer (MUX) 10, 30, 50, 70, D flip-flop (DFF) 20, 40, 60, 80, OR gate 90, and AND gate ( 100) and latches (LATs) 110, 120, 130, and 140.

제2도는 종래의 디지탈 볼륨 제어회로의 동작을 설명하기 위한 동작 타이밍도이다.2 is an operation timing diagram for explaining the operation of the conventional digital volume control circuit.

제1도와 제2도를 참고로하여 종래의 디지탈 볼륨 제어회로의 동작을 설명하면 다음과 같다.Referring to FIGS. 1 and 2, the operation of the conventional digital volume control circuit will be described.

초기상태에는 세트신호 (P1, P2, P3, P4)중의 어느 하나가 0이 되어 초기상태의 볼륨값을 결정한다. 이후 업 또는 다운신호가 입력되게 되면 멀티플렉서(10, 30, 50, 70)에 의해서 업신호(UP)가 입력될 경우는 멀티플렉서(10)의 입력단자(B)를 선택하고 다운신호(DOWN)가 입력될 경우는 멀티플렉서(10)의 입력단자(A)를 선택하여 D플립플롭(20, 40, 60, 80)에 의해 쉬프트 라이트(shift right), 쉬프트 레프트(shift left)를 수행한다.In the initial state, any one of the set signals P1, P2, P3, and P4 becomes 0 to determine the volume value of the initial state. After the up or down signal is input, when the up signal UP is inputted by the multiplexers 10, 30, 50, and 70, the input terminal B of the multiplexer 10 is selected and the down signal DOWN is selected. In the case of input, the input terminal A of the multiplexer 10 is selected to perform shift right and shift left by the D flip-flops 20, 40, 60, and 80.

그리고 이 동작들은 업 또는 다운신호가 입력될 경우에만 클럭이 인에이블되어 쉬피트 동작을 수행한다.In these operations, the clock is enabled only when an up or down signal is input to perform a shift operation.

래치(110, 120, 130, 140)는 쉬프트 된 디지탈 데이타를 계속 유지시켜 감쇄회로를 동작시킨다.The latches 110, 120, 130, 140 maintain the shifted digital data to operate the attenuation circuit.

따라서, 종래의 디지탈 볼륨 제어회로는 전원 온(또는, 리세트)시에 볼륨 값을 결정하는 문제는 다음의 두가지 방법을 사용한다.Therefore, in the conventional digital volume control circuit, the problem of determining the volume value at power-on (or reset) uses the following two methods.

첫번째는 어떤 특정값으로 볼륨을 프리세트시켜 사용하는 경우이다. 즉, 초기상태에는 항상 -40dB 정도의 값을 갖도록 설계하는 방법이다. -40dB는 일반인이 듣기 좋은 상태의 레벨이다.The first is to preset the volume to a certain value. In other words, the initial state is designed to have a value of about -40dB always. -40dB is a good level for the general public.

두번째는 그 전상태의 음량을 기억해 두었다가 그 값을 프리세트시켜서 사용하는 방법이다.The second method is to memorize the volume of the previous state and use the preset value.

그러나, 첫번째의 경우에 있어서는 초기상태 값을 항상 일정하게 유지시킴으로써 사용자의 다양한 욕구를 충족시킬 수 없고, 두번째의 경우는 초기상태 값을 그 전상태로 함으로써 간혹 사용자의 부주의에 의해 아주 높은 볼륨으로 청취 후 전원을 오프시켰을 때 다음 전원 온시에는 높은 볼륨으로 청취자의 청각에 거부감을 주거나 청취자를 놀라게 할 수 있다.However, in the first case, it is not possible to satisfy various needs of the user by keeping the initial state value constant all the time. In the second case, the user may inadvertently listen at a very high volume due to the carelessness of the user by setting the initial state value to its previous state. When the power is turned off afterwards, the next time the power is turned on, a high volume may cause the listener's hearing to be dismayed or amaze the listener.

따라서, 본 발명의 목적은 사용자가 초기상태에서 원하는 볼륨값을 그대로 기억함과 동시에 아주 높은 볼륨 등으로 인한 거부감을 없앨 수 있는 디지탈 볼륨 제어회로를 제공하는데 있다.Accordingly, an object of the present invention is to provide a digital volume control circuit capable of eliminating a feeling of rejection due to a very high volume while at the same time storing a user's desired volume value in an initial state.

이와같은 목적을 달성하기 위한 본 발명의 디지탈 볼륨 제어회로는 n비트의 디지탈 볼륨값을 저장하기 위한 디지탈 볼륨 저장수단, 제1신호에 응답하여 상기 n비트의 디지탈 볼륨 저장수단에 저장된 n비트의 볼륨값을 클럭신호에 응답하여 왼쪽으로 쉬프트하고, 제2신호에 응답하여 상기 n비트의 디지탈 볼륨 저장수단에 저장된 n비트의 볼륨값으로 클럭신호에 응답하여 오른쪽으로 쉬피트하기 위한 쉬프트 수단, 이전상태의 n비트의 볼륨값을 입력하고 상기 쉬프트 수단의 n비트의 출력신호가 상기 이전상태의 n비트의 볼륨값과 동일한지를 검출하기 위한 검출수단, 상기 검출수단의 출력신호에 응답하여 상기 쉬프트 수단의 동작을 제어하기 위한 제어수단을 구비한 것을 특징으로 한다.The digital volume control circuit of the present invention for achieving the above object comprises a digital volume storage means for storing an n-bit digital volume value, an n-bit volume stored in the n-bit digital volume storage means in response to a first signal. Shifting means for shifting a value to the left in response to a clock signal and shifting to the right in response to a clock signal with an n-bit volume value stored in the n-bit digital volume storage means in response to a second signal, a previous state Detecting means for inputting an n-bit volume value of and detecting whether the n-bit output signal of the shifting means is equal to the n-bit volume value of the previous state; and in response to an output signal of the detecting means, And control means for controlling the operation.

첨부된 도면을 참고로 하여 본 발명의 디지탈 볼륨 제어회로를 설명하면 다음과 같다.Referring to the accompanying drawings, the digital volume control circuit of the present invention will be described.

제3도는 본 발명의 디지탈 볼륨 제어회로의 블럭도이다.3 is a block diagram of the digital volume control circuit of the present invention.

제3도에 있어서, 본 발명의 디지탈 볼륨 제어회로는 멀티플렉서(10, 30, 50, 70), D플립플롭(20, 40, 60, 80), 래치(110, 120, 130, 140), OR 게이트(90), AND 게이트(100)로 구성된 종래의 디지탈 볼륨 제어회로에 인버터(210), NAND 게이트(220, 230, 240, 250, 260)으로 구성된 이전상태의 볼륨 검출수단(200)과 NAND 게이트(310), NOR 게이트(320), 인버터(330), OR 게이트(340)로 구성된 제어수단(300)을 더 구비하여 구성되어 있다.3, the digital volume control circuit of the present invention is a multiplexer (10, 30, 50, 70), D flip-flop (20, 40, 60, 80), latches (110, 120, 130, 140), OR In the conventional digital volume control circuit composed of the gate 90 and the AND gate 100, the volume detection means 200 and the NAND of the previous state composed of the inverter 210 and the NAND gates 220, 230, 240, 250, and 260. The control unit 300 further includes a gate 310, a NOR gate 320, an inverter 330, and an OR gate 340.

제4도에 있어서, 멀티플렉서는 NAND 게이트(400, 401, 402)로 구성되어 있다.In FIG. 4, the multiplexer is composed of NAND gates 400, 401, and 402. In FIG.

제4도에 나타낸 멀티플렉서는 신호(U)가 1이면 입력(B)를 선택하여 출력하고, 신호(D)가 1이면 입력(A)를 선택하여 출력한다.The multiplexer shown in FIG. 4 selects and outputs input B when signal U is 1, and selects and outputs input A when signal D is 1. FIG.

제5도에 제3도에 나타낸 D플립플롭의 회로도이다.5 is a circuit diagram of the D flip-flop shown in FIG.

제5도에 있어서, D플립플롭은 인버터(500, 520, 580) NAND 게이트(510, 530, 550, 570), 전송게이트(540, 560)로 구성되어 있다.In FIG. 5, the D flip-flop is composed of inverters 500, 520, 580, NAND gates 510, 530, 550, 570, and transfer gates 540, 560.

제5도에 나타낸 D플립플롭은 리세트 및 프리세트가 가능하며, 이 기능들은 볼륨의 초기상태를 결정하는데 사용되는데, NAND 게이트(510, 530)는 프리세트 신호(S)가 0일 때 출력단자(Q)로 1을 출력하고 되고, NAND 게이트(550, 570)는 리세트 신호(R)가 0일 때 출력단자(Q)로 1을 출력하게 되고, NAND 게이트(550, 570)는 리세트 신호(R)가 0일때 출력단자(Q)를 0을 출력하게 된다.The D flip-flop shown in FIG. 5 can be reset and preset, and these functions are used to determine the initial state of the volume. The NAND gates 510 and 530 are output when the preset signal S is zero. 1 is outputted to the terminal Q, and the NAND gates 550 and 570 output 1 to the output terminal Q when the reset signal R is 0, and the NAND gates 550 and 570 are reset. When the set signal R is zero, the output terminal Q is outputted as zero.

제3도에 나타낸 본 발명의 디지탈 볼륨 제어회로는 신호(P1, P2, P3, P4)로부터 이전상태의 볼륨 데이타가 입력되고, 최소레벨의 볼륨으로부터 사용자가 최종적으로 사용한 볼륨이 되었나를 검출하는 회로이다.The digital volume control circuit of the present invention shown in FIG. 3 is a circuit for detecting whether the volume data of the previous state is inputted from the signals P1, P2, P3, and P4, and the volume finally used by the user from the minimum level volume. to be.

최종 볼륨이 되기전까지는 이 회로의 출력은 1이 되어서 불륨을 점차 증가시키는 일을 계속하게 된다.Until the final volume is reached, the output of this circuit is 1, which continues to increase the volume.

회로(300)은 회로(200)의 출력이 1일 때 계속적으로 볼륨을 증가시키고, 0일 때는 동작을 멈추게 한다.The circuit 300 continuously increases the volume when the output of the circuit 200 is 1 and stops the operation when the output of the circuit 200 is 0.

신호(INT)는 초기화신호이다.The signal INT is an initialization signal.

제6도는 제3도에 나타낸 회로의 동작 타이밍도이다.6 is an operation timing diagram of the circuit shown in FIG.

초기 상태에 프리세트Preset to initial state

신호(P1, P2, P3, P4)가 0010이라고 가정하면, 리세트가 0이 될 때 볼륨값(N1, N2, N3, N4)은 모두 0이되고, 초기화 신호(INT)가 1이고, 리세트 신호가 다시 1이 될 때 디지탈 볼륨 제어회로는 동작한다. 볼륨값(N1, N2, N3, N4)이 0이 되고, 프리세트 신호(P1, P2, P3, P4)가 10이므로 NAND 게이트(230, 240, 250, 260)의 출력은 모두 1111이 되고 인버터(210)의 출력은 1이 된다. 이때 초기화 신호(INT)는 1이므로 NAND 게이트(310)의 출력은 0이 되고, OR 게이트(340)의 출력이 1되어 업신호(UP)에 관계없이 쉬프트 라이트 동작을 하게 된다. 그러므로, 클럭신호에 의해 볼륨값(N1, N2, N3, 4N4)는 1000, 100, 10로 순차적으로 변환하고 10이 되었을 때, 프리세트 신호(P1, P2, P3, P4)가 10이므로 NAND 게이트(250)의 출력이 0이 되어, 인버터(210)의 출력은 0이 되고, NAND 게이트(210)의 출력은 1, OR 게이트(340)의 출력은 0으로 되어 초기상태의 동작을 중단하고, 볼륨값(N1, N2, N3, N4)는 10을 유지하게 된다. 그리고, 업신호(UP)가 입력되면 쉬프트 라이트 동작을 수행하고, 다운신호(DOWN)가 입력되면 쉬프트 레프트 동작을 수행한다. 제6도의 타이밍도에 나타낸 바와 같이 다운신호(DOWN)가 먼저 입력되면, 멀티플렉서(10, 30, 50, 70)는 입력단자(A)로 입력되는 신호를 선택하여 출력단자(0)로 출력한다. 즉 멀티플렉서(10, 30, 50, 70)은 이전상태의 볼륨값(N1, N2, N3, N4)인 10을 출력하게 된다. D플립플롭(20, 40, 60, 80)은 클럭신호의 하강 엣지에서 각각 100을 출력한다. 그리고, 그 다음 클럭신호의 하강엣지에서 각각1000을 출력한다.Assuming that the signals P1, P2, P3, and P4 are 0010, when the reset becomes 0, the volume values N1, N2, N3, and N4 are all 0, the initialization signal INT is 1, and When the set signal becomes 1 again, the digital volume control circuit is activated. Since the volume values N1, N2, N3, and N4 are zero, and the preset signals P1, P2, P3, and P4 are 10, the outputs of the NAND gates 230, 240, 250, and 260 are all 1111, and the inverter The output of 210 is one. At this time, since the initialization signal INT is 1, the output of the NAND gate 310 is 0, and the output of the OR gate 340 is 1, thereby performing a shift write operation regardless of the up signal UP. Therefore, when the volume values N1, N2, N3, and 4N4 are sequentially converted to 1000, 100, and 10 by the clock signal, and the value becomes 10, the preset signals P1, P2, P3, and P4 are 10, so the NAND gate The output of the 250 becomes 0, the output of the inverter 210 becomes 0, the output of the NAND gate 210 becomes 1, the output of the OR gate 340 becomes 0, and the operation of the initial state is stopped. The volume values N1, N2, N3, and N4 are kept at 10. When the up signal UP is input, the shift write operation is performed, and when the down signal DOWN is input, the shift left operation is performed. As shown in the timing diagram of FIG. 6, when the down signal DOWN is first input, the multiplexers 10, 30, 50, and 70 select a signal input to the input terminal A and output it to the output terminal 0. . That is, the multiplexers 10, 30, 50, and 70 output 10, which is the volume values N1, N2, N3, and N4 of the previous state. The D flip-flops 20, 40, 60, and 80 output 100 at the falling edge of the clock signal, respectively. Then, each outputs 1000 at the falling edge of the clock signal.

즉, 볼륨값(N1, N2, N3, N4)은 다운신호(DOWN)에서 100에서 1000으로 변환된다. 이 신호는 회로(200)으로 입력되어 1의 신호를 출력하게 된다. NAND 게이트(310)은 인버터(210)의 1의 출력신호와 0의 초기화신호(INT)를 비논리곱하여 0을 출력한다. NOR 게이트(320)은 1의 볼륨값(N1)과 NAND 게이트(310)의 0의 출력신호를 비논리합하여 0의 신호를 출력한다. 다음 업신호(UP)가 1이 되면, 이전상태의 볼륨값(N1, N2, N3, N4)을 그대로 출력하고, 다음 클럭신호의 하강엣지에서 멀티플렉서(10, 30, 50, 70)는 입력단자(B)로부터의 신호를 선택하여 출력한다. 멀티플렉서(10)은 NOR 게이트(320)의 출력신호인 0을 출력한다. 그리고 멀티플렉서(30, 50, 70)은 각각 이전 상태의 볼륨값(N1, N2, N3)을 선택하여 출력하게 된다. 즉, 멀티플렉서(10, 30, 50, 70)의 출력신호는 각각 100이 된다. 그리고, 그 다음 클럭신호에 응답하여 D플립플롭(20, 40, 60, 80)은 100의 볼륨값(N1, N2, N3, N4)을 출력한다. 즉, 본 발명의 디지탈 볼륨 제어회로는 이전상태의 볼륨값인 100을 기억하고, 다운신호(DOWN)가 인가되면, 그 신호로부터 1비트 쉬프트 레프트(shift left)를 수행하여 볼륨값을 감소하고, 업신호(UP)가 인가되어 이전상태 볼륨값인 1000으로부터 1비트 쉬프트 라이트(shift right)를 수행하여 볼륨값을 증가한다.That is, the volume values N1, N2, N3, and N4 are converted from 100 to 1000 in the down signal DOWN. This signal is input to the circuit 200 to output a signal of 1. The NAND gate 310 non-logically multiplies the output signal of 1 by the inverter 210 and the initialization signal INT of 0 to output 0. The NOR gate 320 non-logically combines the volume value N1 of 1 and the output signal of 0 of the NAND gate 310 to output a signal of zero. When the next up signal UP is 1, the volume values N1, N2, N3, and N4 of the previous state are output as they are, and the multiplexers 10, 30, 50, and 70 are input terminals at the falling edge of the next clock signal. Select and output the signal from (B). The multiplexer 10 outputs 0, which is an output signal of the NOR gate 320. The multiplexers 30, 50, and 70 select and output the volume values N1, N2, and N3 of the previous state, respectively. That is, the output signals of the multiplexers 10, 30, 50, and 70 are each 100. Then, in response to the next clock signal, the D flip-flops 20, 40, 60, and 80 output volume values N1, N2, N3, and N4 of 100. That is, the digital volume control circuit of the present invention stores 100, which is the volume value of the previous state, and when a down signal DOWN is applied, performs a 1-bit shift left from the signal to decrease the volume value, The up signal UP is applied to increase the volume value by performing a 1-bit shift right from the previous volume value 1000.

따라서, 본 발명의 디지탈 볼륨 제어회로는 초기상태에서 사용자가 원하는 볼륨값을 그대로 기억함과 동시에 아주 높은 볼륨 등으로 인한 거부감을 없앨 수 있다.Therefore, the digital volume control circuit of the present invention can eliminate the feeling of rejection due to a very high volume and at the same time memorize the volume value desired by the user in the initial state.

또한, 본 발명은 텔레비젼 또는 오디오 증폭기 등에서 전원 온 또는 다른 입력을 선택하였을 때, 다양한 사용자의 욕구를 충족시킴과 동시에 높은 볼륨 등으로 인한 거부감 또는 놀람을 제거할 수 있다.In addition, when the power-on or other input is selected in a television or an audio amplifier, the present invention can satisfy various user's desires and eliminate rejection or surprise due to high volume or the like.

Claims

digital volume storage means for storing an n-bit digital volume value; In response to the first signal, the volume value of the n-bit bit stored in the n-bit digital volume storage means is shifted to the left in response to a clock signal, and n stored in the n-bit digital volume storage means in response to a second signal. Shifting means for shifting to the right in response to a clock signal with a volume value of a bit; Detecting means for inputting a volume value of n bits in a previous state and detecting whether the n-bit output signal of the shift means is equal to the volume value of n bits in the previous state; And digital control means for controlling the operation of said shift means in response to an output signal of said detecting means.

2. The apparatus of claim 1, wherein the detecting means comprises: non-logical means for inputting and non-logically multiplying the n-bit volume of the previous state and the output signal of the shifter means; And a logical multiplication means for inputting and logically multiplying the output signal of said non-logical multiplication means.

2. The apparatus of claim 1, wherein the control means comprises: non-logical means for inputting an output signal and an initialization signal of the detection means and non-logically; Non-logical sum means for inputting and non-logically mixing the output signal of the non-logical means and the least significant bit signal of the shift means; And a logic sum means for controlling the increment operation of the shift means by inputting and ORing the signal inverting the output signal of the non-logical means and the signal of the first state.