JPWO2021138189A5 - - Google Patents

Claims (27)

1. ホストプロセッサを備えるシステムに含まれ、システム入力データストリームを受信するプロセッサであって、
   入力データストリームを受信し、出力データストリームを提供するように前記ホストプロセッサによってそれぞれ構成可能な複数のストリームプロセッサであって、（ｉ）前記複数のストリームプロセッサのうちの選択された１以上の前記ストリームプロセッサの前記入力データストリームは、前記システム入力データストリームを含み、（ｉｉ）前記各ストリームプロセッサは、命令メモリ、複数の演算論理回路、及び処理ユニットを含み、（ａ）前記命令メモリは、前記処理ユニットによって実行可能な命令シーケンスを保持するように前記ホストプロセッサによって構成可能であり、かつ、（ｂ）前記処理ユニットは、前記命令メモリ内の前記命令シーケンスを実行して前記算術論理回路内の動作を制御する、該ストリームプロセッサと、
   前記ストリームプロセッサを接続する複数の構成可能な相互接続回路であって、前記各構成可能な相互接続回路は、前記ストリームプロセッサの前記出力データストリームを前記ストリームプロセッサの前記入力データストリームとして選択的にルーティングするように、前記ホストプロセッサ及び１以上の前記処理ユニットによって構成可能であり、前記処理ユニットは、前記命令メモリ内の前記命令シーケンスを実行する過程で、前記構成可能な相互接続回路を構成する、該構成可能な相互接続回路と、を有するプロセッサ。
2. 前記ストリームプロセッサ及び前記構成可能な相互接続回路へのアクセスを提供し、かつ前記ストリームプロセッサ及び前記構成可能な相互接続回路がアクセス可能なグローバルバスをさらに有する、請求項１に記載のプロセッサ。
3. 前記複数のストリームプロセッサは複数のグループに分かれており、
   前記複数の構成可能な相互接続回路のうちの選択された前記構成可能な相互接続回路は、互いに異なるグループの前記ストリームプロセッサを互いに接続し、
   前記複数の構成可能な相互接続回路のうちの選択された前記構成可能な相互接続回路とは別の構成可能な相互接続回路は、同一グループ内の前記ストリームプロセッサのみを互いに接続する、請求項１に記載のプロセッサ。
4. 前記ホストプロセッサは、前記ストリームプロセッサにおいて計算フェーズを開始するイネーブル信号を前記各ストリームプロセッサに提供する、請求項１に記載のプロセッサ。
5. 前記ストリームプロセッサの前記イネーブル信号がデアサートされると、前記ストリームプロセッサ内の選択された回路は、電力を節約するためにパワーゲーティングされる、請求項４に記載のプロセッサ。
6. 前記各ストリームプロセッサの前記処理ユニットは、該ストリームプロセッサの前記演算論理回路をパワーゲーティングできるように構成されている、請求項４に記載のプロセッサ。
7. 前記各ストリームプロセッサはホストコンピュータに割り込みを発生させることを可能にする割り込みバスをさらに有する、請求項１に記載のプロセッサ。
8. 前記各ストリームプロセッサの前記処理ユニットは、前記割り込みバス上で選択された割り込みを処理する、請求項７に記載のプロセッサ。
9. 前記各ストリームプロセッサの前記算術論理回路は、それぞれが入力データストリームを受信し、出力データストリームを提供し、
   前記算術論理回路のうちの或る入力データストリームは、前記ストリームプロセッサの前記入力データストリームを含み、前記算術論理回路のうちの別の出力データストリームは、前記ストリームプロセッサの前記出力データストリームを含む、請求項１に記載のプロセッサ。
10. 前記各ストリームプロセッサは、前記ストリームプロセッサの前記処理ユニットによる前記命令シーケンスの実行中に、前記ストリームプロセッサの前記演算論理回路に命令及びデータを送信し、前記ストリームプロセッサの前記演算論理回路からコマンド及びデータを受信するプロセッサバスをさらに有する、請求項１に記載のプロセッサ。
11. 前記各ストリームプロセッサは、前記ストリームプロセッサの前記算術論理回路から前記プロセッサバスを介して直接アクセス可能な複数のメモリ回路をさらに有する、請求項１０に記載のプロセッサ。
12. 前記各ストリームプロセッサは、前記グローバルバス上の前記プロセッサバスまたは前記プロセッサバス上の前記ストリームプロセッサの前記処理ユニットによってアクセス可能な複数の構成レジスタをさらに含み、
    前記各構成レジスタは、１以上の前記算術論理回路の制御パラメータの値を格納する、請求項７に記載のプロセッサ。
13. 前記ホストプロセッサは、前記命令シーケンスを提供するために、前記グローバルバスを介して前記各ストリームプロセッサの前記命令メモリにアクセスすることができる、請求項１１に記載のプロセッサ。
14. 前記グローバルバスの一部を前記プロセッサバスに接続するように前記ホストプロセッサによって構成可能であるプロセッサバスマルチプレクサをさらに有する、請求項１３に記載のプロセッサ。
15. 前記各算術論理回路は、前記処理ユニットからイネーブル信号を受信し、前記イネーブル信号がデアサートされると、前記算術論理回路内の演算を中止する、請求項１に記載のプロセッサ。
16. 前記各算術論理回路は、それぞれが入力データストリームを受信し、出力データストリームを提供する複数の演算回路と、構成可能な相互接続回路と、を含み、
    前記構成可能な相互接続回路は、（ｉ）前記算術論理回路の前記入力データストリームを、前記複数の演算回路のうちの或る演算回路の前記入力データストリームとして、（ｉｉ）前記複数の演算回路のうちの別の演算回路の前記出力データストリームを、自身の入力データストリームに戻すか、または前記別の演算回路の前記入力データストリームとして、及び、（ｉｉｉ）前記複数の演算回路のうちの或る演算回路の前記出力データストリームを、前記複数の算術論理回路のうちの或る算術論理回路の前記出力データストリームとして、ルーティングするように構成可能である、請求項１に記載のプロセッサ。
17. 前記各演算回路は、加算器、乗算器、または除算器のうちの１以上を含む、請求項１６に記載のプロセッサ。
18. 前記各演算回路は、１以上のシフタ、組み合わせ論理回路、順序論理回路、及びそれらの任意の組み合わせを含む、請求項１６に記載のプロセッサ。
19. 前記各演算回路は、その出力データストリームの有効性を示すための有効信号を提供する、請求項１６に記載のプロセッサ。
20. 少なくとも１つの前記演算回路がメモリ演算子を含む、請求項１６に記載のプロセッサ。
21. 少なくとも１つの前記演算回路がバッファ演算子を含む、請求項１６に記載のプロセッサ。
22. 前記各構成可能な相互接続回路は、１以上の入力データストリームと、提供された１以上の出力データストリームとを受信するノンブロッキングネットワークを有する、請求項１に記載のプロセッサ。
23. 前記ノンブロッキングネットワークがＮ×Ｎのベネス網を含む、請求項２２に記載のプロセッサ。
24. 前記各構成可能な相互接続回路は、複数の先入れ先出しメモリをさらに有し、
    複数の前記先入れ先出しメモリはそれぞれ、前記ノンブロッキングネットワークの前記１以上の出力データストリームのうちの選択された出力データストリームを受信して、構成可能な遅延値によって遅延された前記ノンブロッキングネットワークの選択された前記出力データストリームに対応する遅延出力データストリームを提供する、請求項２２に記載のプロセッサ。
25. ＲＦフロントエンド回路からのリアルタイムでデジタル化されたサンプルを処理するデジタルベースバンド回路として機能する、請求項１に記載のプロセッサ。
26. 前記入力データストリームは、前記ＲＦフロントエンド回路での信号処理の後にアンテナで受信された信号の同相成分及び直交成分を含む、請求項２５に記載のプロセッサ。
27. 前記受信された信号は、多数の測位衛星から送信された航法信号を含む、請求項２６に記載のプロセッサ。