JP2023508503A

JP2023508503A - 構成可能な並列計算用のプロセッサ

Info

Publication number: JP2023508503A
Application number: JP2022539692A
Authority: JP
Inventors: フア、ウェンシェン
Original assignee: スターアリーインターナショナルリミテッド
Priority date: 2019-12-30
Filing date: 2020-12-23
Publication date: 2023-03-02
Also published as: US20210200710A1; US20230418780A1; KR20220139304A; EP4085354A4; WO2021138189A1; EP4085354A1; US11789896B2; CN115280297A

Abstract

フレキシブルプロセッサは、（ｉ）構成可能なプロセッサを１以上のグループに分割して並列実行し、構成可能なプロセッサを任意の順序で相互接続してパイプライン処理を行うように構成可能なモジュール型の相互接続ファブリック回路によって相互接続された多数の構成可能なプロセッサを含む。それぞれの構成可能なプロセッサは、（ｉ）制御回路と、（ｉｉ）多数の構成可能な算術論理回路と、（ｉｉｉ）構成可能な算術論理回路を相互接続するための構成可能な相互接続ファブリック回路と、を有する。
【選択図】図１

Description

本発明は、プロセッサアーキテクチャに関する。特に、本発明は、並列計算及びデータ転送処理が処理ユニットで実行されることを可能にするように構成可能かつ再構成可能である多数の処理ユニット及びデータパスを有するプロセッサのアーキテクチャに関する。

多くのアプリケーション（例えば、信号処理、ナビゲーション、行列の反転、機械学習、大規模なデータセット検索）には、並行して処理を行う多数のプロセッサによって実行することが最適な、膨大な量の反復計算ステップが必要である。現在のマイクロプロセッサは、デスクトップ型またはモバイル型のコンピュータに電力を供給する従来の「中央処理装置」（ＣＰＵ）であっても、より数値指向の従来の「グラフィックス処理装置」（ＧＰＵ）であっても、このようなタスクに適している。ＣＰＵまたはＧＰＵは、多数のコアが提供されている場合でも、ハードウェア構成におけるフレキシビリティを有していない。例えば、信号処理アプリケーションは、多くの場合、多数の反復的な浮動小数点演算処理（例えば、加算及び乗算）のセットを必要とする。従来のＣＰＵまたはＧＰＵに実装されているように、単一ニューロンの演算は、一連の加算、乗算、及び比較命令として実装され、各命令は、レジスタまたはメモリからオペランドをフェッチし、算術論理演算ユニット（ＡＬＵ）で演算を実行し、演算の結果をレジスタまたはメモリに書き戻す必要がある。このような演算の性質はよく知られているが、命令のセットまたは命令の実行順序は、データまたはアプリケーションによって異なる。したがって、メモリ、レジスタファイル、及びＡＬＵが従来のＣＰＵまたはＧＰＵで構成される方法に起因して、メモリ、レジスタファイル、及びＡＬＵ間のオペランドを往復するデータパスを再構成するフレキシビリティがなければ、高度な並列処理及びデータフローの合理化を実現することは困難である。多くのアプリケーションでは、これらの演算が何億回も繰り返され得るので、適切なアーキテクチャを備えたプロセッサで、著しく効率を上げることができる。

本発明の一実施形態によれば、プロセッサは、（ｉ）構成可能なプロセッサを１以上のグループに分割して並列実行し、構成可能なプロセッサを任意の順序で相互接続してパイプライン処理を行うように構成可能なモジュール型の相互接続ファブリック回路によって相互接続された複数の構成可能なプロセッサを含む。

一実施形態によれば、それぞれの構成可能なプロセッサは、（ｉ）制御回路と、（ｉｉ）複数の構成可能な算術論理回路と、（ｉｉｉ）構成可能な算術論理回路を相互接続するための構成可能な相互接続ファブリック回路と、を有する。

本発明の一実施形態によれば、それぞれの構成可能な算術論理回路は、（ｉ）複数の算術または論理演算回路と、（ｉｉ）構成可能な相互接続ファブリック回路と、を含む。

本発明の一実施形態によれば、それぞれの構成可能な相互接続ファブリック回路は、（ｉ）ベネス網と、（ｉｉ）複数の構成可能な先入れ先出し（ＦＩＦＯ）レジスタと、を含む。

本発明は、添付の図面とともに以下の詳細な説明を検討することにより、よりよく理解される。

本発明の一実施形態による、ストリーム処理ユニット（ＳＰＵ）１０１－１、１０１－２、１０１－３、・・・、及び１０１－１６の、４×４の配列を含むプロセッサ１００を示す図である。本発明の一実施形態による、図１のプロセッサ１００のＳＰＵの１つの実装におけるＳＰＵ２００を示す図である。本発明の一実施形態による、図２のＡＰＣ２０１－１、２０１－２、２０１－３、及び２０１－４のうちの１つの実装におけるＡＰＣ３００を示す図である。出力データストリームについての次の演算による処理の準備ができていることを通知するために各演算によって生成されたイネーブル信号を示す図である。本発明の一実施形態による、ＰＬＦユニット１０２－１、１０２－２、１０２－３、及び１０２－４のいずれか、並びにＰＬＦサブユニット２０２の一般化された代表的な実装４００を示す図である。

複数の図面の相互参照を容易にするために、図中の同様の要素が、参照符号のように提供されている。

図１は、本発明の一実施形態による、例えばストリーム処理ユニット（ＳＰＵ）１０１－１、１０１－２、１０１－３、・・・、及び１０１－１６の４×４の配列アレイを含むプロセッサ１００を示している。当然のことながら、この詳細な説明では、説明のために４×４の配列が選択されている。実際の実装は、任意の数のＳＰＵを有していてよい。ＳＰＵは、構成可能なパイプラインファブリック（ＰＬＦ）１０２によって互いに相互接続されており、これにより、所定のＳＰＵからの計算結果を別のＳＰＵに提供すなわち「ストリーミング」することができる。この配置では、プロセッサ１００内のＳＰＵの４×４の配列は、実行時にＳＰＵの１以上のグループに構成され、ＳＰＵの各グループは、パイプライン化された計算タスクのためのパイプラインステージとして構成される。

図１に示される実施形態では、ＰＬＦ１０２はＰＬＦユニット１０２－１、１０２－２、１０２－３、及び１０２－４を含むように示され、各ＰＬＦユニットは、４×４の配列の４つの象限のうちの１つにある４つのＳＰＵの間にデータパスを提供するように構成される。ＰＬＦユニット１０２－１、１０２－２、１０２－３、及び１０２－４はまた、ＰＬＦユニット１０２－５を適切に構成することによって相互接続され、これにより、ＳＰＵ１０１－１、１０１－２、１０１－３、・・・、及び１０１－１６のいずれかからの計算結果をＳＰＵ１０１－１、１０１－２、１０１－３、・・・、及び１０１－１６の他のいずれか１つに転送することができる。一実施形態では、プロセッサ１００のＰＬＦユニットは、階層的に構成される（図１に示す構成は、ＰＬＦ１０２－１、１０２－２、１０２－３、及び１０２－４が第１のレベルを形成し、かつＰＬＦ１０２－５が第２のレベルである２レベルの階層と見なされる）。この実施形態では、ホストＣＰＵ（図示せず）は、処理中にリアルタイムでグローバルバス１０４を介してプロセッサ１００を構成及び再構成する。割り込みバス１０５は、各ＳＰＵがホストＣＰＵに割り込みを発生させて、タスクの完了または多数の例外的な条件のうちのいずれかを示すことを可能にするために提供される。入力データバス１０６－１及び１０６－２は、入力データをプロセッサ１００にストリーミングする。

ある衛星測位アプリケーションにおいて、プロセッサ１００は、無線周波（ＲＦ）フロントエンド回路からのリアルタイムでデジタル化されたサンプルを処理するデジタルベースバンド回路として機能し得る。このアプリケーションでは、入力データバス１０６－１及び１０６－２でプロセッサ１００に受信された入力データサンプルは、ＲＦフロントエンド回路での信号処理の後に、アンテナで受信された信号の同相成分及び直交成分である。受信信号には、多数の測位衛星から送信された航法信号が含まれる。

図２は、本発明の一実施形態による、プロセッサ１００のＳＰＵの１つの実装におけるＳＰＵ２００を示している。図２に示すように、ＳＰＵ２００は、算術及び論理ユニットの２×４の配列を有し、本明細書では各ユニットが「算術パイプライン複合体」（ＡＰＣ：arithmetic pipeline complex）と呼ばれ、（ｉ）各ＡＰＣが、多数の算術及び論理演算のいずれかの構成レジスタのセットを介して再構成可能であること、及び（ｉｉ）ＡＰＣが、ＳＰＵ２００内の任意のＡＰＣの結果を別のＡＰＣにストリーミングするように、多数の方法のうちのいずれかの方法で構成され得ること、を強調している。図２に示すように、ＳＰＵ２００におけるＡＰＣの２×４の配列のうちのＡＰＣ２０１－１、２０１－２、・・・、２０１－８には、対応するＰＬＦユニット１０１－１、１０１－２、１０１－３、または１０１－４からの拡張ユニットであるＰＬＦサブユニット２０２上に、ＡＰＣ間のデータパスが提供される。

図２に示すように、ＳＰＵ２００は、グローバルバス１０４を介してホストＣＰＵによってロードされる命令メモリ２０４からの命令の小さなセットを実行する制御ユニット２０３を有する。内部プロセッサバス２０９は、構成フェーズ中にグローバルバス１０４を介してホストＣＰＵによってアクセス可能であり、かつ、計算フェーズ中に制御ユニット２０３によってアクセス可能である。構成フェーズと計算フェーズとの切り替えは、ホストＣＰＵからアサートされたイネーブル信号によって行われる。イネーブル信号がデアサートされると、ＡＰＣへのクロック信号と、したがって、ＡＰＣを使用する演算子へのデータ有効信号とは、電力を節約するためにゲートオフされる。ＳＰＵへの電源信号をゲートオフすることにより、ホストＣＰＵによって任意のＳＰＵが無効化される。いくつかの実施形態では、ＡＰＣへの電源信号もゲート制御される。同様に、必要に応じて、電力を節約するためにＰＬＦがゲートオフされてもよい。

ＡＰＣへのイネーブル信号は、内部プロセッサバス２０９を介してＡＰＣにアクセスできるように、メモリマップされる。この構成により、複数のＡＰＣがパイプライン内に構成されると、ホストＣＰＵまたはＳＰＵ２００は、必要に応じて、適切な順序でＡＰＣの有効化（イネーブル）を制御し得る。例えば、パイプライン内のデータフローの逆の順序でＡＰＣを有効化することにより、データフローの最初のＡＰＣが有効化された場合にすべてのＡＰＣのデータ処理の準備ができるようにする。

マルチプレクサ２０５は、ホストＣＰＵと制御ユニット２０３との間で内部プロセッサバス２０９の制御を切り替える。ＳＰＵ２００は、計算フェーズ中に内部データバスを介してＡＰＣ２０１－１、２０１－２、・・・、２０１－８によって、あるいはホストＣＰＵまたはＳＰＵ２００によって、内部プロセッサバス２０９を介してアクセス可能なメモリブロック２０７－１、２０７－２、２０７－３、及び２０７－４を含む。スイッチ２０８－１、２０８－２、２０８－３、及び２０８－４はそれぞれ、内部プロセッサバス２０９と、内部データバス２１０－１、２１０－２、２１０－３、及び２１０－４のうちの対応する１つとの間のメモリブロック２０７－１、２０７－２、２０７－３、及び２０７－４へのアクセスを切り替える。構成フェーズ中、ホストＣＰＵは、グローバルバス１０４を介して構成レジスタに書き込むことによってＳＰＵ２００内の任意の要素を構成し、グローバルバス１０４は、この時点でマルチプレクサ２０５によって内部プロセッサバス２０９内に拡張される。計算フェーズ中、制御ユニット２０３は、ＡＰＣ２０１－１、２０１－２、・・・、２０１－８が互いに同期して処理を行うことを可能にする１以上のクロック信号を含む内部プロセッサバス２０９を介して、ＳＰＵ２００の動作を制御する。適切なタイミングで、１以上のＡＰＣ２０１－１、２０１－２、・・・、２０１－８は割り込みバス２１１で割り込みを発生させるが、これは処理のためにＳＰＵ２００によって受信される。ＳＰＵは、上記の割り込み信号と、それ自体の割り込み信号とを、割り込みバス１０５を介してホストＣＰＵに転送する。スクラッチメモリ２０６は、例えば中間結果、フラグ、及び割り込みを記憶するために、制御ユニット２０３における命令実行をサポートするべく提供される。構成フェーズと計算フェーズとの切り替えは、ホストＣＰＵによって制御される。

一実施形態では、メモリブロック２０７－１、２０７－２、２０７－３、及び２０７－４は、プロセッサ１００のグローバルアドレス空間の割り当てられた部分にマッピングされたローカルアドレス空間を使用して、制御ユニット２０３によってアクセスされる。ＡＰＣ２０１－１、２０１－２、・・・、２０１－８の構成レジスタも、ローカルアドレス空間とグローバルアドレス空間との両方から同様にアクセス可能である。ＡＰＣ２０１－１、２０１－２、・・・、２０１－８と、メモリブロック２０７－１、２０７－２、２０７－３、及び２０７－４とは、グローバルバス１０４を介してホストＣＰＵから直接アクセスされてもよい。メモリマップされたレジスタを介してマルチプレクサ２０５を設定すると、ホストＣＰＵは、内部プロセッサバス２０９を接続して割り当て、グローバルバス１０４の一部とすることができる。

制御ユニット２０３は、ホストＣＰＵの監視下で動作する最小命令セットコンピュータ（ＭＩＳＣ）のプロセッサと当業者に呼ばれるタイプのマイクロプロセッサであり得る。一実施形態では、制御ユニット２０３は、特定の割り込みを処理し、構成レジスタをリソース内にローカルに構成することによって、より低いレベルのリソース（例えば、ＡＰＣ２０１－１、２０１－２、２０１－３、及び２０１－４）を管理し、これにより、ホストＣＰＵのこれらのリソースの監視要件を低減する。一実施形態では、リソースは、制御ユニット２０３の関与なしに動作する。すなわち、ホストＣＰＵは、割り込み及び構成レジスタを直接処理し得る。さらに、構成されたデータ処理パイプラインが複数のＳＰＵの関与を必要とする場合、ホストＣＰＵは、データ処理パイプライン全体を直接制御してもよい。

図３Ａは、本発明の一実施形態による、図２のＡＰＣ２０１－１、２０１－２、２０１－３、及び２０１－４のうちの１つの一実施形態におけるＡＰＣ３００を示している。図３Ａに示されるように、例示のみを目的として、ＡＰＣ３００は、代表的な演算子ユニット３０１－１、３０１－２、３０１－３、及び３０１－４を含む。各演算子ユニットは、１以上の算術回路または論理回路（例えば、加算器、乗算器、シフタ、適切な組み合わせ論理回路、適切な順序論理回路、またはそれらの組み合わせ）を含み得る。ＡＰＣＰＬＦ３０２は、内部プロセッサバス２０９を介して、ホストＣＰＵが任意の適切な方法で演算子間にデータパス３０３を作成することを可能にする。ＡＰＣＰＬＦ３０２及び演算子ユニット３０１－１、３０１－２、３０１－３、及び３０１－４はそれぞれ、ホストＣＰＵと制御ユニット２０３との両方によって内部プロセッサバス２０９を介して構成可能であり、演算子ユニットは、パイプライン方式のデータストリーム上で処理を行うように構成され得る。

構成されたパイプライン内で、各演算子の出力データストリームは、次の演算子の入力データストリームとして提供される。図３Ｂに示されるように、有効信号４０１は各演算子によって生成され、アサートされると、その出力データストリーム４０２が次の演算子による処理に対して有効であることを伝える。パイプライン内の演算子は、有効信号４０１の立ち下がりエッジを検出したときに割り込み信号を生成して、その入力データストリームの処理が完了したことを示すように構成される。割り込み信号は、制御ユニット２０３またはホストＣＰＵによって処理される。ＡＰＣ３００に出入力されるデータは、図２のＰＬＦサブユニット２０２のデータパスを介して提供される。

いくつかの演算子は、関連するメモリブロック（すなわち、メモリブロック２０７－１、２０７－２、２０７－３、または２０７－４）にアクセスするように構成される。例えば、ある演算子は、関連するメモリブロックからデータを読み取り、そのデータをパイプラインの出力データストリームに書き込む。ある演算子は、パイプラインの入力データストリームからデータを読み取り、そのデータを関連するメモリブロックに書き込む。いずれの場合も、メモリ位置のアドレスは、その入力データストリームで演算子に提供される。

ＡＰＣには、１以上のバッファ演算子が提供される。バッファ演算子は、ローカルバッファ（例えば、ＦＩＦＯバッファ）から読み取りまたは書き込みを行うように構成され得る。バッファ演算子で輻輳が発生すると、バッファ演算子はポーズ信号をアサートして現在のパイプラインを一時停止する。ポーズ信号は、輻輳のレベルが戻るまで、関連するすべてのＡＰＣを無効化する。その後、バッファ演算子はポーズ信号をリセットして、パイプラインの処理を再開する。

図４は、本発明の一実施形態による、ＰＬＦユニット１０２－１、１０２－２、１０２－３、及び１０２－４のいずれか、並びにＰＬＦサブユニット２０２の一般化された代表的な実装４００を示している。図４に示すように、ＰＬＦの実装４００には、ｎ個のＭビット入力データストリーム４０３－１、４０３－２、・・・、４０３－ｎを受信し、ｎ個のＭビット出力データストリーム４０４－１、４０４－２、・・・、４０４－ｎを提供するベネス網４０１が含まれている。ベネス網４０１は、ノンブロッキングのｎ×ｎＢｅｎｅｓネットワークであり、その構成レジスタにプログラムされた任意の順列で、入力データストリームを出力データストリームにマッピング及びルーティングすることができるように構成され得る。その後、出力データストリーム４０４－１、４０４－２、・・・、４０４－ｎはそれぞれ、ＦＩＦＯレジスタ４０２内の対応する構成可能な先入れ先出し（ＦＩＦＯ）レジスタに提供され、これにより、ＦＩＦＯ出力データストリーム４０５－１、４０５－２、・・・、４０５－ｎは、それぞれの構成レジスタにしたがって、それぞれの受信ユニットに対して時間的に適切に整列される。制御バス４１０、４１１は、それぞれ、ベネス網４０１及びＦＩＦＯレジスタ４０２の構成レジスタへの構成信号を表す。

上記の詳細な説明は、本発明の特定の実施形態を説明するために提供されており、本発明を限定することを意図するものではない。本発明の範囲内での多数の修正及び変形が可能である。本発明は、添付の特許請求の範囲に記載されている。

Claims

システム入力データストリームを受信するプロセッサであって、
それぞれが入力データストリームを受信し、出力データストリームを提供する複数のストリームプロセッサであって、前記ストリームプロセッサのうちの選択された１つの入力データストリームは、前記システム入力データストリームを含む、複数の該ストリームプロセッサと、
前記ストリームプロセッサのうちの１つの出力データストリームを、前記ストリームプロセッサのうちの別の１つの入力データストリームとしてルーティングするようにそれぞれ構成可能な、複数の構成可能な相互接続回路と、
前記ストリームプロセッサ及び前記構成可能な相互接続回路へのアクセスを提供し、かつ前記ストリームプロセッサ及び前記構成可能な相互接続回路がアクセス可能なグローバルバスと、を有するプロセッサ。
前記構成可能な相互接続回路は階層的に構成されている、請求項１に記載のプロセッサ。
前記ストリームプロセッサは、前記グローバルバス上で前記ストリームプロセッサ及び前記構成可能な相互接続回路を構成するホストプロセッサをさらに有するシステムに含まれている、請求項１に記載のプロセッサ。
前記ホストプロセッサは、前記ストリームプロセッサにおける計算フェーズを開始する各ストリームプロセッサにおいて、イネーブル信号を提供する、請求項３に記載のプロセッサ。
前記ストリームプロセッサの前記イネーブル信号がデアサートされると、前記ストリームプロセッサ内の選択された回路は、電力を節約するためにパワーゲーティングされる、請求項４に記載のプロセッサ。
それぞれの前記ストリームプロセッサはホストコンピュータに割り込みを発生させることを可能にする割り込みバスをさらに有する、請求項３に記載のプロセッサ。
それぞれの前記ストリームプロセッサは、
それぞれが入力データストリームを受信し、出力データストリームを提供する複数の算術論理回路であって、前記算術論理回路のうちの１つの入力データストリームは、前記ストリームプロセッサの前記入力データストリームを含み、前記算術論理回路のうちの別の１つの出力データストリームは、前記ストリームプロセッサの前記出力データストリームを含む、複数の該算術論理回路と、
複数の構成可能な相互接続回路であって、それぞれの前記構成可能な相互接続回路は、前記算術論理回路のうちの１つの出力データストリームを、前記算術論理回路のうちの別の１つの入力データストリームとしてルーティングするように構成可能である、複数の該構成可能な相互接続回路と、
前記算術論理回路へのアクセスを提供し、または前記算術論理回路からのアクセス可能なプロセッサバスと、
前記プロセッサバスを介して前記算術論理回路との間で制御及び構成信号を送受信する制御プロセッサと、を有する、請求項６に記載のプロセッサ。
前記制御プロセッサは、前記割り込みバス上で選択された割り込みを処理する、請求項７に記載のプロセッサ。
それぞれの前記ストリームプロセッサは、前記ストリームプロセッサの１以上の前記算術論理回路から前記プロセッサバスを介してそれぞれ直接アクセス可能な複数のメモリ回路をさらに有する、請求項７に記載のプロセッサ。
それぞれの前記算術論理回路または構成可能な相互接続回路は複数の構成レジスタを含み、前記ホストプロセッサは、前記算術論理回路または構成可能な相互接続回路の制御パラメータの値を格納するために、前記グローバルバスまたは前記プロセッサバス上の前記制御プロセッサを介して前記構成レジスタにアクセスすることができる、請求項７に記載のプロセッサ。
前記ストリームプロセッサは、前記制御プロセッサによってアクセスされ得る命令メモリをさらに有し、前記命令メモリは、前記制御プロセッサによって実行可能な命令を記憶している、請求項１０に記載のプロセッサ。
記ホストプロセッサは、前記グローバルバスを介した前記制御プロセッサによる実行のための命令を格納するために、前記命令メモリにアクセスすることができる、請求項１１に記載のプロセッサ。
前記グローバルバスの一部を前記プロセッサバスに接続するように前記ホストプロセッサによって構成可能であるプロセッサバスマルチプレクサをさらに有する、請求項１０に記載のプロセッサ。
前記算術論理回路はそれぞれ、前記ホストプロセッサまたは前記制御プロセッサからイネーブル信号を受信し、前記イネーブル信号がデアサートされると、前記算術論理回路に関連するクロック信号がゲートオフされることにより前記算術論理回路内の演算を中止する、請求項７に記載のプロセッサ。
それぞれの前記算術論理回路は、それぞれが入力データストリームを受信し、出力データストリームを提供する複数の演算回路と、構成可能な相互接続回路と、を含み、
前記構成可能な相互接続回路は、（ｉ）前記算術論理回路の前記入力データストリームを前記演算回路のうちの１つの前記入力データストリームとして、（ｉｉ）前記演算回路のうちのいずれかの前記出力データストリームを前記演算回路のうちの他のいずれかの前記入力データストリームとして、及び、（ｉｉｉ）前記演算回路のうちの１つの前記出力データストリームを前記算術論理回路のうちの１つの前記出力データストリームとして、ルーティングするように構成可能である、請求項７に記載のプロセッサ。
前記演算回路はそれぞれ、１以上の算術回路または論理回路を含む、請求項１５に記載のプロセッサ。
前記算術回路はそれぞれ、加算器、乗算器、または除算器のうちの１以上を含む、請求項１６に記載のプロセッサ。
前記論理回路はそれぞれ、１以上のシフタ、組み合わせ論理回路、順序論理回路、及びそれらの任意の組み合わせを含む、請求項１６に記載のプロセッサ。
前記演算回路はそれぞれ、その出力データストリームの有効性を示すための有効信号を提供する、請求項１５に記載のプロセッサ。
少なくとも１つの前記演算回路がメモリ演算子を含む、請求項１５に記載のプロセッサ。
少なくとも１つの前記演算回路がバッファ演算子を含む、請求項１５に記載のプロセッサ。
前記構成可能な相互接続回路はそれぞれ、１以上の入力データストリームと、提供された１以上の出力データストリームとを受信するノンブロッキングネットワークを有する、請求項１に記載のプロセッサ。
前記ノンブロッキングネットワークがＮ×Ｎのベネス網を含む、請求項２２に記載のプロセッサ。
前記構成可能な相互接続回路は、複数の先入れ先出しメモリをさらに有し、
複数の前記先入れ先出しメモリはそれぞれ、前記ノンブロッキングネットワークの前記出力データストリームのうちの選択された１つを受信して、構成可能な遅延値によって遅延された前記ノンブロッキングネットワークの選択された前記出力データストリームに対応する遅延出力データストリームを提供する、請求項２２に記載のプロセッサ。
ＲＦフロントエンド回路からのリアルタイムでデジタル化されたサンプルを処理するデジタルベースバンド回路として機能する、請求項１に記載のプロセッサ。
前記入力データストリームは、前記ＲＦフロントエンド回路での信号処理の後にアンテナで受信された信号の同相成分及び直交成分を含む、請求項２５に記載のプロセッサ。
前記受信された信号は、多数の測位衛星から送信された航法信号を含む、プロセッサ請求項２６に記載のプロセッサ。