JPWO2021099879A5 - - Google Patents

Claims (6)

1. プロセッサを含むコンピュータノードを有し、
   前記プロセッサは、記憶部を有し、
   前記記憶部は、第１トランジスタと、第２トランジスタと、容量と、を有し、
   前記第１トランジスタと、前記第２トランジスタと、のそれぞれは、チャネル形成領域に金属酸化物を有し、
   前記第１トランジスタの第１端子は、前記第２トランジスタのゲートに電気的に接続され、
   前記第２トランジスタのゲートは、前記容量の第１端子に電気的に接続されている、コンピュータシステム。
2. 請求項１において、
   前記プロセッサは、ＳＲＡＭを有し、かつフリップフロップを有さない、コンピュータシステム。
3. コンピュータノードを有し、
   前記コンピュータノードは、プロセッサと、３次元構造のＮＡＮＤ型の記憶装置と、を有し、
   前記３次元構造のＮＡＮＤ型の記憶装置は、金属酸化物がチャネル形成領域に含まれているトランジスタを有し、
   前記コンピュータノードは、ＤＲＡＭを有さない、コンピュータシステム。
4. 演算処理装置と、記憶装置と、複数の配線と、を有し、
   前記記憶装置は複数のストリングを有し、
   前記複数のストリングの一は、前記複数の配線の一を介して、前記演算処理装置と電気的に接続された情報処理装置の駆動方法であって、
   シリアル伝送によって入力された第１データを、複数の第２データに変換し、
   前記複数の第２データを前記複数の配線毎に分配し、
   トリガー信号に応じて前記複数の第２データを前記複数のストリングに同時に供給する、情報処理装置の動作方法。
5. 請求項４において、
   前記ストリングは、複数のメモリセルを有し、
   前記メモリセルは、酸化物半導体を含む、情報処理装置の動作方法。
6. 請求項４または請求項５において、
   前記記憶装置は、ＮＡＮＤ型の記憶装置である、情報処理装置の動作方法。