JPWO2021049351A1 - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- JPWO2021049351A1 JPWO2021049351A1 JP2021545226A JP2021545226A JPWO2021049351A1 JP WO2021049351 A1 JPWO2021049351 A1 JP WO2021049351A1 JP 2021545226 A JP2021545226 A JP 2021545226A JP 2021545226 A JP2021545226 A JP 2021545226A JP WO2021049351 A1 JPWO2021049351 A1 JP WO2021049351A1
- Authority
- JP
- Japan
- Prior art keywords
- region
- electric field
- field relaxation
- doping concentration
- film thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 111
- 230000005684 electric field Effects 0.000 claims abstract description 139
- 238000003860 storage Methods 0.000 claims abstract description 96
- 239000000758 substrate Substances 0.000 claims abstract description 54
- 238000009825 accumulation Methods 0.000 claims description 14
- 238000009826 distribution Methods 0.000 description 28
- 239000010410 layer Substances 0.000 description 14
- 239000011229 interlayer Substances 0.000 description 10
- 230000000052 comparative effect Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 239000004020 conductor Substances 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000005121 nitriding Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7398—Vertical transistors, e.g. vertical IGBT with both emitter and collector contacts in the same substrate side
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
Abstract
半導体基板に設けられた第1導電型のドリフト領域と、ドリフト領域の上方に設けられた第2導電型のベース領域と、ベース領域とドリフト領域との間に設けられ、ドリフト領域よりもドーピング濃度の高い第1導電型の蓄積領域と、ベース領域と蓄積領域との間に設けられ、蓄積領域のドーピング濃度のピークよりもドーピング濃度の低い電界緩和領域とを備え、電界緩和領域と蓄積領域との境界は、蓄積領域のピークの半値位置であり、電界緩和領域の積分濃度が5E14cm−2以上、5E15cm−2以下である半導体装置を提供する。The first conductive type drift region provided on the semiconductor substrate, the second conductive type base region provided above the drift region, and the doping concentration provided between the base region and the drift region are higher than the drift region. The first conductive type storage region having a high value and the electric field relaxation region provided between the base region and the storage region and having a lower doping concentration than the peak of the doping concentration in the storage region are provided, and the electric field relaxation region and the storage region are provided. The boundary is the half-value position of the peak of the storage region, and provides a semiconductor device having an integrated concentration of 5E14 cm-2 or more and 5E15 cm-2 or less in the electric field relaxation region.
Description
本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.
従来、トレンチ部の間のメサ部に蓄積領域を備える半導体装置が知られている(例えば、特許文献1−3参照)。
特許文献1 特開2005−347289号公報
特許文献2 特開2008−205015号公報
特許文献3 特開2007−311627号公報Conventionally, a semiconductor device having a storage region in a mesa portion between trench portions is known (see, for example, Patent Documents 1-3).
半導体装置の漏れ電流を抑制することが望ましい。 It is desirable to suppress the leakage current of the semiconductor device.
本発明の第1の態様においては、半導体基板に設けられた第1導電型のドリフト領域と、ドリフト領域の上方に設けられた第2導電型のベース領域と、ベース領域とドリフト領域との間に設けられ、ドリフト領域よりもドーピング濃度の高い第1導電型の蓄積領域と、ベース領域と蓄積領域との間に設けられ、蓄積領域のドーピング濃度のピークよりもドーピング濃度の低い電界緩和領域とを備え、電界緩和領域と蓄積領域との境界は、蓄積領域のピークの半値位置であり、電界緩和領域の積分濃度が5E14cm−2以上、5E15cm−2以下である半導体装置を提供する。In the first aspect of the present invention, between the first conductive type drift region provided on the semiconductor substrate, the second conductive type base region provided above the drift region, and the base region and the drift region. A first conductive type storage region having a higher doping concentration than the drift region, and an electric field relaxation region having a doping concentration lower than the peak of the doping concentration in the storage region, which is provided between the base region and the storage region. Provided is a semiconductor device in which the boundary between the electric field relaxation region and the storage region is the half value position of the peak of the storage region, and the integrated concentration of the electric field relaxation region is 5E14 cm- 2 or more and 5E15 cm- 2 or less.
電界緩和領域の膜厚は、0.4μm以上、3.0μm以下であってよい。 The film thickness of the electric field relaxation region may be 0.4 μm or more and 3.0 μm or less.
電界緩和領域の膜厚は、1.0μm以上、1.8μm以下であってよい。 The film thickness of the electric field relaxation region may be 1.0 μm or more and 1.8 μm or less.
電界緩和領域の膜厚は、1.5μm以上、2.0μm以下であってよい。 The film thickness of the electric field relaxation region may be 1.5 μm or more and 2.0 μm or less.
電界緩和領域の膜厚は、蓄積領域の膜厚以上であってよい。 The film thickness of the electric field relaxation region may be equal to or larger than the film thickness of the storage region.
電界緩和領域は、ドリフト領域と同一のドーピング濃度の領域を含んでよい。 The electric field relaxation region may include a region having the same doping concentration as the drift region.
電界緩和領域は、蓄積領域のピークの半値よりも小さいピークを有してよい。 The field relaxation region may have a peak smaller than half the peak of the storage region.
蓄積領域のドーピング濃度は、ベース領域のドーピング濃度のピークよりも低くてよい。 The doping concentration in the accumulation region may be lower than the peak doping concentration in the base region.
蓄積領域のドーピング濃度は、1E16cm−3以上、4E16cm−3以下であってよい。The doping concentration in the accumulation region may be 1E16 cm -3 or more and 4E16 cm -3 or less.
蓄積領域の膜厚は、0.5μm以上、1.5μm以下であってよい。 The film thickness of the storage region may be 0.5 μm or more and 1.5 μm or less.
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。 The outline of the above invention does not list all the features of the present invention. A subcombination of these feature groups can also be an invention.
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 Hereinafter, the present invention will be described through embodiments of the invention, but the following embodiments do not limit the invention according to the claims. Also, not all combinations of features described in the embodiments are essential to the means of solving the invention.
本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。また、基板、層またはその他の部材の2つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は重力方向に限定されない。 In the present specification, one side in the direction parallel to the depth direction of the semiconductor substrate is referred to as "upper", and the other side is referred to as "lower". Further, of the two main surfaces of the substrate, the layer or the other member, one surface is referred to as an upper surface and the other surface is referred to as a lower surface. The "up" and "down" directions are not limited to the direction of gravity.
本明細書では、X軸、Y軸およびZ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板の上面と平行な面をXY面とし、半導体基板の深さ方向をZ軸とする。 In the present specification, technical matters may be described using orthogonal coordinate axes of X-axis, Y-axis, and Z-axis. In the present specification, the plane parallel to the upper surface of the semiconductor substrate is defined as the XY plane, and the depth direction of the semiconductor substrate is defined as the Z axis.
各実施例においては、第1導電型をN型、第2導電型をP型とした例を示しているが、第1導電型をP型、第2導電型をN型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。 In each embodiment, an example in which the first conductive type is N type and the second conductive type is P type is shown, but the first conductive type may be P type and the second conductive type may be N type. In this case, the conductive types such as the substrate, the layer, and the region in each embodiment have opposite polarities.
本明細書においてドーピング濃度とは、ドナーまたはアクセプタ化した不純物の濃度を指す。本明細書においてドナーおよびアクセプタの濃度差をドーピング濃度とする場合がある。また、ドーピング領域におけるドーピング濃度分布のピーク値を、当該ドーピング領域におけるドーピング濃度とする場合がある。 As used herein, the doping concentration refers to the concentration of a donor or accepted impurity. In the present specification, the concentration difference between the donor and the acceptor may be referred to as a doping concentration. Further, the peak value of the doping concentration distribution in the doping region may be used as the doping concentration in the doping region.
本明細書では、NまたはPを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、NやPに付す+および−は、それぞれ、それが付されていない層や領域よりも高ドーピング濃度および低ドーピング濃度であることを意味する。 As used herein, it means that the electron or hole is a large number of carriers in the layer or region marked with N or P, respectively. Further, + and-attached to N and P mean that the doping concentration is higher and the doping concentration is lower than that of the layer or region to which it is not attached, respectively.
図1Aは、実施例に係る半導体装置100の断面の一例を示す。図1Aに示す各部材は、図面の紙面と垂直な方向に延伸して形成されている。半導体装置100は、伝導度変調によりオン抵抗およびオン電圧を低減する。半導体装置100は、一例としてIGBT(Insulated Gate Bipolar Transistor)を有する半導体チップである。本例の半導体装置100は、当該断面において半導体基板10、層間絶縁膜26、エミッタ電極52およびコレクタ電極24を有する。
FIG. 1A shows an example of a cross section of the
層間絶縁膜26は、半導体基板10のおもて面21に設けられる。層間絶縁膜26は、例えばリンが添加されたシリケートガラス膜(PSG膜)、または、リンおよびボロンが添加されたシリケートガラス膜(BPSG膜)である。
The
コンタクトホール54は、層間絶縁膜26に設けられた開口である。コンタクトホール54は、半導体基板10のおもて面21を露出させ、エミッタ電極52とおもて面21とを接続するために設けられる。本例のコンタクトホール54は、メサ部60の中央に設けられているが、これに限定されない。
The
エミッタ電極52は、半導体基板10のおもて面21の上方に設けられる。本例のエミッタ電極52は、層間絶縁膜26の上面に形成される。エミッタ電極52は、半導体基板10のおもて面21の一部の領域と接触してよい。エミッタ電極52は、コンタクトホール54内にも形成され、エミッタ領域12と接触する。また、層間絶縁膜26は、エミッタ電極52とゲート導電部44との間を絶縁する。
The
コレクタ電極24は、半導体基板10の裏面23に設けられる。エミッタ電極52およびコレクタ電極24は、金属等の導電材料で形成される。例えばエミッタ電極52およびコレクタ電極24は、アルミニウムを含む導電材料で形成されてよい。また、エミッタ電極52およびコレクタ電極24において、絶縁膜の開口内等の微細な領域に形成される部分は、タングステンを含む導電材料で形成されてもよい。
The
半導体基板10は、シリコン基板または化合物半導体基板であってよい。半導体基板10は、炭化シリコン基板であっても、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板10は、シリコン基板である。
The
ドリフト領域18は、半導体基板10に設けられた第1導電型の領域である。本例のドリフト領域18は、一例としてN−型である。ドリフト領域18は、半導体基板10において他のドーピング領域が形成されずに残存した領域であってよい。即ち、ドリフト領域18のドーピング濃度は半導体基板10のドーピング濃度であってよい。
The
エミッタ領域12は、半導体基板10のおもて面21側に設けられた第1導電型の領域である。エミッタ領域12は、一例としてN+型である。エミッタ領域12は、ダミートレンチ部30またはゲートトレンチ部40と接して設けられる。エミッタ領域12は、隣接するトレンチ部の間のメサ部60において、一方のトレンチ部から他方のトレンチ部まで延伸して設けられる。
The
ベース領域14は、半導体基板10のおもて面21側に設けられた第2導電型の領域である。ベース領域14は、一例としてP−型である。ベース領域14は、エミッタ領域12の下方に設けられる。また、ベース領域14は、ドリフト領域18の上方に設けられる。
The
蓄積領域16は、ベース領域14とドリフト領域18との間に設けられた第1導電型の領域である。本例の蓄積領域16は、一例としてN型である。蓄積領域16は、ダミートレンチ部30またはゲートトレンチ部40に接して設けられる。蓄積領域16のドーピング濃度は、ドリフト領域18のドーピング濃度よりも高い。蓄積領域16は、半導体基板10の裏面23側からドリフト領域18に注入された正孔が、半導体基板10のおもて面21側に抜けることを抑制して、ドリフト領域18の上面側におけるキャリア密度を高める。このように、蓄積領域16は、キャリア注入促進効果(IE効果)により、半導体装置100を伝導度変調させる。これにより、半導体装置100の導通抵抗が下がり、オン電圧を低減できる。
The
電界緩和領域17は、ベース領域14と蓄積領域16との間に設けられる。電界緩和領域17の上端は、ベース領域14と電界緩和領域17との間のジャンクション位置である。電界緩和領域17の下端は、蓄積領域16のドーピング濃度のピークに対する半値位置である。電界緩和領域17は、一例としてN−型である。
The electric
電界緩和領域17のドーピング濃度は、蓄積領域16のドーピング濃度のピークよりも低い。電界緩和領域17のドーピング濃度は、ベース領域14のドーピング濃度のピークよりも低くてよい。電界緩和領域17では、空乏層が伸びやすくなり、電界の集中を緩和することができる。
The doping concentration in the electric
一例において、電界緩和領域17は、ドリフト領域18と同一のドーピング濃度の領域を有する。電界緩和領域17は、ドリフト領域18と同一のドーピング濃度の領域を予め定められた膜厚で有する。例えば、電界緩和領域17は、ドリフト領域18と同一のドーピング濃度の領域を膜厚0.5μm以上有する。
In one example, the electric
電界緩和領域17の膜厚Wは、高電圧印加時にC−E間の漏れ電流を抑制できるように設定される。C−E間の漏れ電流とは、コレクタ電極24とエミッタ電極52との間を流れる電流Icesの漏れ電流を指す。一例において、電界緩和領域17の膜厚Wは、蓄積領域16とベース領域14との間の電界を緩和して、漏れ電流が抑制されるように設定される。
The film thickness W of the electric
例えば、電界緩和領域17の膜厚Wは、蓄積領域16の膜厚以上である。電界緩和領域17の膜厚を厚くすることによって、漏れ電流を抑制しやすくなる。また、電界緩和領域17の膜厚Wは、蓄積領域16の膜厚以下であってよい。電界緩和領域17の膜厚Wは0.4μm以上、3.0μm以下であってよい。電界緩和領域17の膜厚Wは1.0μm以上、1.8μm以下であってよい。電界緩和領域17の膜厚Wは1.5μm以上、2.0μm以下であってよい。
For example, the film thickness W of the electric
バッファ領域20は、ドリフト領域18の下方に設けられた第1導電型の領域である。本例のバッファ領域20は、一例としてN+型である。バッファ領域20のドーピング濃度は、ドリフト領域18のドーピング濃度よりも高い。バッファ領域20は、ベース領域14の下面側から広がる空乏層が、第2導電型のコレクタ領域22および第1導電型のカソード領域に到達することを防ぐフィールドストップ層として機能してよい。
The
ダミートレンチ部30およびゲートトレンチ部40は、予め定められた配列方向(本例ではX軸方向)に沿って予め定められた間隔で配列される。ダミートレンチ部30およびゲートトレンチ部40は、半導体基板10のおもて面21に平行であって配列方向と垂直な延伸方向(本例ではY軸方向)に沿って延伸する。ダミートレンチ部30およびゲートトレンチ部40は、半導体基板10のおもて面21側から、エミッタ領域12、ベース領域14、電界緩和領域17および蓄積領域16を貫通して、ドリフト領域18まで延伸する。
The
ゲートトレンチ部40は、ゲート電位に設定されている。ゲートトレンチ部40は、おもて面21に形成されたゲートトレンチ、ゲート絶縁膜42およびゲート導電部44を有する。
The
ゲート絶縁膜42は、ゲートトレンチの内壁を覆って形成される。ゲート絶縁膜42は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート絶縁膜42は、ゲート導電部44と半導体基板10とを絶縁する。
The
ゲート導電部44は、ゲートトレンチの内部においてゲート絶縁膜42よりも内側に形成される。ゲート導電部44は、ポリシリコン等の導電材料で形成される。ゲート導電部44は、おもて面21において層間絶縁膜26により覆われる。ゲート導電部44は、少なくとも隣接するベース領域14と対向する領域を含む。ゲート導電部44に予め定められた電圧が印加されると、ベース領域14のうちゲートトレンチ部40に接する界面の表層にチャネルが形成される。本例のゲート導電部44は、蓄積領域16の下面よりも、半導体基板10の裏面23側に突出する部分を有する。
The gate
ダミートレンチ部30は、エミッタ電位に設定されている。ダミートレンチ部30は、おもて面21側に形成されたダミートレンチ、ダミー絶縁膜32およびダミー導電部34を有する。
The
ダミー絶縁膜32は、ダミートレンチの内壁を覆って形成される。ダミー絶縁膜32は、ダミートレンチの内壁の半導体を酸化または窒化して形成してよい。ダミー絶縁膜32は、ダミー導電部34と半導体基板10とを絶縁する。
The
ダミー導電部34は、ダミートレンチの内部に形成され、且つ、ダミー絶縁膜32よりも内側に形成される。ダミー導電部34は、ポリシリコン等の導電材料で形成される。ダミー導電部34は、おもて面21において層間絶縁膜26により覆われる。
The dummy
本例の半導体装置100は、1つのゲートトレンチ部40と、2つのダミートレンチ部30とが、この順で繰り返し配列された構造を備える。トレンチ部の配列構造は本例に限られない。複数のゲートトレンチ部40が連続して配置されてもよい。1つのダミートレンチ部30が2つのゲートトレンチ部40に挟まれて配置されてもよい。半導体装置100は、トレンチ部としてゲートトレンチ部40のみを備えてもよい。
The
メサ部60は、2つのトレンチ部に挟まれた半導体基板10の領域である。メサ部60には、エミッタ領域12、ベース領域14、電界緩和領域17および蓄積領域16が設けられている。
The
図1Bは、実施例に係る半導体装置100の上面図の一例を示す。図1BのB−B'断面が図1Aで示した断面図に相当する。
FIG. 1B shows an example of a top view of the
コンタクト領域15は、ベース領域14よりもドーピング濃度の高い第2導電型の領域である。本例のコンタクト領域15は、一例としてP+型である。本例のコンタクト領域15は、メサ部60のおもて面21に設けられる。本例のコンタクト領域15は、ダミートレンチ部30およびゲートトレンチ部40と接している。
The
メサ部60において、エミッタ領域12およびコンタクト領域15が、半導体基板10のおもて面21に設けられる。エミッタ領域12およびコンタクト領域15は、メサ部60と隣り合う2つのトレンチ部にそれぞれ接して設けられている。エミッタ領域12およびコンタクト領域15は、延伸方向において交互に設けられている。エミッタ領域12およびコンタクト領域15は、延伸方向において同一の間隔で設けられている。但し、エミッタ領域12の幅は、延伸方向において、コンタクト領域15の幅よりも大きくてもよいし、小さくてもよい。
In the
コンタクトホール54は、延伸方向に延伸して設けられる。コンタクトホール54は、エミッタ領域12およびコンタクト領域15の各領域の上方に形成される。なお、コンタクトホール54および層間絶縁膜26は、図面を簡潔にするために省略されている。
The
図1Cは、実施例に係る半導体装置100の深さ方向におけるドーピング濃度分布の一例を示す。縦軸はドーピング濃度(cm−3)を対数で示し、横軸は半導体基板10のおもて面21からの深さ(μm)を示す。FIG. 1C shows an example of a doping concentration distribution in the depth direction of the
本例のドーピング濃度分布は、図1AのA−A'断面のドーピング濃度分布を示す。つまり、図1AのA−A'断面に対応して、エミッタ領域12、ベース領域14、電界緩和領域17、蓄積領域16およびドリフト領域18におけるドーピング濃度分布を示している。深さD1〜深さD4は、半導体基板10のおもて面21からの深さを示す。
The doping concentration distribution of this example shows the doping concentration distribution of the AA'cross section of FIG. 1A. That is, the doping concentration distribution in the
深さD1は、半導体基板10のおもて面21を基準とした、エミッタ領域12の下端の深さを示す。即ち、深さD1は、エミッタ領域12とベース領域14との境界位置に対応する。深さD1は、N型のエミッタ領域12とP型のベース領域14との間におけるドーピング濃度分布のジャンクションの深さである。例えば、深さD1は、半導体基板10のおもて面21から0.3μm以上、0.8μm以下の範囲内に設定される。
The depth D1 indicates the depth of the lower end of the
エミッタ領域12のドーピング濃度は、半導体基板10のおもて面21近傍(すなわち、深さ0μm近傍)で最大の値を示す。エミッタ領域12のドーピング濃度の最大値は、1E20cm−3以上であってよい。なお、Eは10のべき乗を意味し、例えば1E20cm−3は1×1020cm−3を意味する。The doping concentration of the
深さD2は、半導体基板10のおもて面21を基準とした、ベース領域14の下端の深さを示す。深さD2は、ベース領域14と電界緩和領域17との境界位置に対応する。深さD2は、P型のベース領域14とN型の電界緩和領域17との間におけるドーピング濃度分布のジャンクションの深さである。例えば、深さD2は、半導体基板10のおもて面21から1.5μm以上、2.5μm以下の範囲内に設定される。
The depth D2 indicates the depth of the lower end of the
ベース領域14のドーピング濃度のピークP1は、5E16cm−3以上、5E17cm−3以下である。本実施例において、ベース領域14のドーピング濃度のピークP1は、半導体基板10のおもて面21から0.8μm以上、1.8μm以下の範囲内に設けられている。The peak P1 of the doping concentration in the
深さD3は、半導体基板10のおもて面21を基準とした、電界緩和領域17の下端の深さを示す。深さD3は、電界緩和領域17と蓄積領域16との境界位置に対応する。本例の深さD3は、ドーピング濃度分布において、蓄積領域16のピークP2の半値Phとなる位置を蓄積領域16と電界緩和領域17との境界位置として決定されている。
The depth D3 indicates the depth of the lower end of the electric
ここで、電界緩和領域17のドーピング濃度は、ベース領域14のドーピング濃度のピークP1よりも低い。また、電界緩和領域17のドーピング濃度は、蓄積領域16のドーピング濃度のピークP2よりも低い。電界緩和領域17は、ドリフト領域18と同一のドーピング濃度の領域を有してよい。この場合、電界緩和領域17は、ドリフト領域18が残存した領域とすることができるので、電界緩和領域17のために追加でイオン注入する必要がない。よって、半導体装置100の製造コストが低減される。
Here, the doping concentration in the electric
深さD4は、半導体基板10のおもて面21を基準とした、蓄積領域16の下端の深さを示す。深さD4は、ドリフト領域18の濃度と同一となる深さに対応する。例えば、深さD4は、半導体基板10のおもて面21から2.5μm以上、5.0μm以下の範囲内に配置されている。本実施例においてドリフト領域18は概ね一定のドーピング濃度を有する。本実施例においてドリフト領域18のドーピング濃度は、5E13cm−3以上、5E14cm−3以下である。The depth D4 indicates the depth of the lower end of the
蓄積領域16のドーピング濃度は、ベース領域14のドーピング濃度のピークP1よりも低い。例えば、蓄積領域16のドーピング濃度のピークP2は、1E16cm−3以上、4E16cm−3以下である。本実施例において、蓄積領域16のドーピング濃度が最大となる深さ位置は、半導体基板10のおもて面21から2.0μm以上、4.5μm以下の範囲内に配置されている。The doping concentration in the
図2Aは、比較例に係る半導体装置500の断面の一例を示す。本例の半導体装置500は、電界緩和領域17を有さない点で実施例に係る半導体装置100と相違する。半導体装置500は、メサ部60において、エミッタ領域512、ベース領域514、蓄積領域516およびドリフト領域518を有する。半導体装置500では、ベース領域514と蓄積領域516とが隣接して設けられる。半導体装置500は、電界緩和領域17を有さないので、ベース領域514と蓄積領域516との間に電界が集中する。
FIG. 2A shows an example of a cross section of the
半導体装置500は、蓄積領域516によってIE効果を高め、定常時に蓄積されるキャリア量を増加させて、オン電圧を低減することができる。蓄積領域516が高濃度なほど、IE効果を高めることができるので、高濃度に設計される傾向にある。しかしながら、蓄積領域516のドーピング濃度のピークが、1E16cm−3以上のように高濃度となると瞬時的にC−E間の漏れ電流が増加する場合がある。The
図2Bは、比較例に係る半導体装置500の深さ方向におけるドーピング濃度分布の一例を示す。本例のドーピング濃度分布は、図2AのA−A'断面のドーピング濃度分布である。
FIG. 2B shows an example of the doping concentration distribution in the depth direction of the
深さD1'は、半導体基板10のおもて面21を基準とした、エミッタ領域512の下端の深さを示す。深さD1'は、エミッタ領域512とベース領域514との境界位置に対応する。深さD1'は、N型のエミッタ領域512とP型のベース領域514との間におけるドーピング濃度分布のジャンクションの深さである。
The depth D1'indicates the depth of the lower end of the
深さD2'は、半導体基板10のおもて面21を基準とした、ベース領域514の下端の深さを示す。深さD2'は、ベース領域514と蓄積領域516との境界位置に対応する。深さD2'は、P型のベース領域514とN型の蓄積領域516との間におけるドーピング濃度分布のジャンクションの深さである。
The depth D2'indicates the depth of the lower end of the
深さD3'は、半導体基板10のおもて面21を基準とした、蓄積領域516の下端の深さを示す。深さD3'は、ドリフト領域518の濃度と同一となる深さに対応する。蓄積領域516のドーピング濃度のピークP2'は、1E16cm−3以上である。半導体装置500において、蓄積領域516のドーピング濃度のピークP2'は、ベース領域514のドーピング濃度のピークP1'よりも低い。The depth D3'indicates the depth of the lower end of the
このように、P型のベース領域514とN型の蓄積領域516とが直接接触する界面では、蓄積領域516によりキャリア密度が高められており、電界が集中しやすくなる。電界が集中するとC−E間の漏れ電流が生じやすくなる。
As described above, at the interface where the P-
図2Cは、比較例に係る半導体装置500の電流Icesの実測波形を示す。縦軸はC−E間の電圧Vce(V)およびC−E間の電流Ices(A)を示し、横軸は時間(sec)を示す。本例では、予め定められた掃引速度で電圧Vceを掃引した場合の電流Icesの変化を示している。
FIG. 2C shows an actually measured waveform of the current Ices of the
電圧Vceは、0Vから1330Vまで、dv/dt=0.4kV/msの速さで掃引している。電圧Vceが上昇すると、予め定められた電圧にて瞬時的に電流Icesが上昇する。例えば、瞬時的なC−E間の漏れ電流の増加は蓄積領域516のピーク濃度が1E16cm−3以上の濃度であり、ベース領域514と蓄積領域516との界面に電界が集中することによって発生する。漏れ電流の増加する電圧Vceは、空乏層がバッファ領域20に到達する電圧に関係する場合がある。バッファ領域20に空乏層が到達することで、それ以上深さ方向に電界がかからなくなり、おもて面21側の電界が急激に高くなることで漏れ電流が増加する。ここで、ピーク濃度はドーピング濃度のピークの濃度を示す。The voltage Vce is swept from 0V to 1330V at a speed of dv / dt = 0.4 kV / ms. When the voltage Vce rises, the current Ice rises instantaneously at a predetermined voltage. For example, the instantaneous increase in leakage current between C and E occurs when the peak concentration of the
図2Dは、比較例に係る半導体装置500の電流Icesのシミュレーション波形を示す。縦軸はC−E間の電圧Vce(V)およびC−E間の電流Ices(A)を示し、横軸は時間(sec)を示す。本例では、図2Cの掃引条件と同一の条件で電圧Vceを掃引している。図2Cの場合と同様に、電圧Vceの上昇に伴い、瞬時的に電流Icesが増加する現象が確認されている。
FIG. 2D shows a simulation waveform of the current Ices of the
一方、半導体装置100は、電界緩和領域17を設けることで、蓄積領域16を高濃度化した場合に生じるC−E間の漏れ電流増加を抑制しつつ、IE効果を高めることができる。これにより、C−E間の漏れ電流に起因する損失が低減される。但し、電界緩和領域17の膜厚Wを大きくしすぎると、IE効果が低下するので、蓄積領域16のピーク濃度に応じて適切な電界緩和領域17の膜厚Wを選択する。
On the other hand, in the
図3Aは、電界緩和領域17のドーピング濃度分布の一例を示す。本例の電界緩和領域17は、条件を変えることにより、A1〜A4の4つの異なるドーピング濃度分布に変更されている。また、比較として半導体装置500のドーピング濃度分布A0も示している。
FIG. 3A shows an example of the doping concentration distribution in the electric
ドーピング濃度分布A0は、電界緩和領域17を有さない半導体装置500のドーピング濃度分布を示す。本例では、ベース領域514が蓄積領域516と接している。蓄積領域516のピーク濃度は、ベース領域514のピーク濃度よりも低い。
The doping concentration distribution A0 shows the doping concentration distribution of the
ドーピング濃度分布A1〜A4は、予め定められた膜厚の電界緩和領域17を有する半導体装置100のドーピング濃度分布を示す。ドーピング濃度分布A1〜A4は、電界緩和領域17の膜厚Wを順に大きくした場合のドーピング濃度の分布を示す。電界緩和領域17の膜厚Wを大きくすることにより、蓄積領域16のピーク濃度を大きくすることができる。蓄積領域16のピーク濃度を大きくすることにより、IE効果が向上してオン電圧を低減できる。
Doping concentration distributions A1 to A4 show the doping concentration distribution of the
図3Bは、電界緩和領域17の膜厚Wに応じた電流Icesの変化を示す。本例では、電界緩和領域17の膜厚Wを、0μm、0.3μm、0.6μmまたは0.9μmに変化させている。電界緩和領域17の膜厚Wが大きくなるほど、空乏層が深さ方向に広がりやすくなり、電界緩和効果が大きくなっている。そのため、電界緩和領域17の膜厚Wが大きくなるに従い、電流Icesの上昇が抑制されている。
FIG. 3B shows the change of the current Ices according to the film thickness W of the electric
図4Aは、蓄積領域16のピーク濃度と電界緩和領域17の膜厚Wの関係を示す。縦軸は電界緩和領域17の膜厚W(μm)を示し、横軸は蓄積領域16のピーク濃度(cm−3)を示す。本例では、蓄積領域16のピーク濃度に応じた、電界を緩和するために必要な電界緩和領域17の膜厚Wを示している。FIG. 4A shows the relationship between the peak concentration of the
電界緩和領域17の膜厚Wは、蓄積領域16のピーク濃度に応じて、漏れ電流を抑制するために必要な大きさが異なる。電界緩和領域17では、空乏層が伸びやすくなり電界を緩和することができる。電界緩和領域17の膜厚Wが厚いほど、電界が緩和されて、漏れ電流を抑制する効果が高くなる。
The film thickness W of the electric
蓄積領域16のピーク濃度が高いほど、空乏層が伸びにくくなるので、電界が集中しやすくなる。蓄積領域16のドーピング濃度が低いほど、空乏層が伸びやすくなり、電界が分散されやすくなる。よって、蓄積領域16のピーク濃度が高いほど、漏れ電流を抑制するために必要な電界緩和領域17の膜厚Wが大きくなる。
The higher the peak concentration of the
例えば、蓄積領域16のドーピング濃度は、1E16cm−3以上、4E16cm−3以下である。蓄積領域16のドーピング濃度が1E16cm−3の場合に、電界緩和領域17の膜厚Wが0.4μmとなっている。蓄積領域16のドーピング濃度が2.5E16cm−3の場合に、電界緩和領域17の膜厚Wが1.0μmとなっている。蓄積領域16のドーピング濃度が3E16cm−3の場合に、電界緩和領域17の膜厚Wが1.3μmとなっている。蓄積領域16のドーピング濃度が4E16cm−3の場合に、電界緩和領域17の膜厚Wが1.8μmとなっている。For example, the doping concentration of the
電界緩和領域17の膜厚Wが厚くなりすぎると、蓄積領域16がトレンチボトムの深い位置に存在して、耐圧の低下が生じる場合がある。そのため、電界緩和領域17の膜厚Wを3.0μm以下とすることにより、耐圧の低下を抑制している。なお、電界緩和領域17の膜厚Wは、本例の値よりも厚くてもよい。
If the film thickness W of the electric
図4Bは、蓄積領域16のピーク濃度と電界緩和領域17の積分濃度の関係を示す。縦軸は電界緩和領域17の積分濃度(cm−2)を示し、横軸は蓄積領域16のピーク濃度(cm−3)を示す。電界緩和領域17の積分濃度は、電界緩和領域17の膜厚Wの範囲でドーピング濃度分布を積分して算出した値を示す。FIG. 4B shows the relationship between the peak concentration of the
電界緩和領域17の積分濃度は5E14cm−2以上、5E15cm−2以下である。電界緩和領域17の積分濃度を適切に設定することにより、ベース領域14と電界緩和領域17との間の電界が緩和され、漏れ電流を抑制することができる。漏れ電流は、コレクタ電極24とエミッタ電極52との間を流れる電流Icesの漏れ電流を指す。The integrated concentration of the electric
図4Cは、蓄積領域16のピーク濃度、電界緩和領域17の膜厚W、および電界緩和領域17の積分濃度の関係について示す。
FIG. 4C shows the relationship between the peak concentration of the
電界緩和領域17の膜厚Wは、高電圧印加時にC−E間の漏れ電流を抑制できるように設定される。一例において、電界緩和領域17の膜厚Wは、蓄積領域16とベース領域14との間の電界を緩和して、漏れ電流が抑制されるように設定される。
The film thickness W of the electric
例えば、電界緩和領域17の膜厚Wは、蓄積領域16の膜厚以上である。電界緩和領域17の膜厚を厚くすることによって、漏れ電流を抑制しやすくなる。また、電界緩和領域17の膜厚Wは、蓄積領域16の膜厚以下であってよい。電界緩和領域17の膜厚Wは0.4μm以上、3.0μm以下であってよい。電界緩和領域17の膜厚Wは1.0μm以上、1.8μm以下であってよい。電界緩和領域17の膜厚Wは1.5μm以上、2.0μm以下であってよい。さらに、電界緩和領域17の積分濃度は5E14cm−2以上、5E15cm−2以下であってよい。For example, the film thickness W of the electric
図5は、実施例に係る半導体装置100の断面図の拡大図の一例を示す。同図は、隣接するダミートレンチ部30およびゲートトレンチ部40で挟まれたメサ部60の拡大図である。
FIG. 5 shows an example of an enlarged view of a cross-sectional view of the
幅W1は、ダミートレンチ部30の中央部とゲートトレンチ部40の中央部との間隔を示す。即ち、幅W1は、トレンチ部のピッチである。幅W2は、メサ部60の幅を示す。
The width W1 indicates the distance between the central portion of the
長さL1は、エミッタ領域12の膜厚である。長さL1は、半導体基板10のおもて面21から深さD1までの膜厚に対応する。例えば、長さL1は、0.3μm以上、0.8μm以下である。
The length L1 is the film thickness of the
長さL2は、ベース領域14の膜厚である。長さL2は、深さD1から深さD2までの膜厚に対応する。
The length L2 is the film thickness of the
長さWは、電界緩和領域17の膜厚である。長さWは、深さD2から深さD3までの膜厚に対応する。例えば、長さWは、0.4μm以上、3.0μm以下である。
The length W is the film thickness of the electric
長さL4は、蓄積領域16の膜厚である。長さL4は、深さD3から深さD4までの膜厚に対応する。一例において、蓄積領域16の膜厚は、0.5μm以上、1.5μm以下である。例えば、蓄積領域16の膜厚は1.0μmである。
The length L4 is the film thickness of the
長さL5は、蓄積領域16の下端D4から、蓄積領域16の下面よりも下側に突出するダミートレンチ部30またはゲートトレンチ部40の下端までの距離である。蓄積領域16は、ダミートレンチ部30またはゲートトレンチ部40の下端を超えない程度の膜厚を有することが好ましい。
The length L5 is the distance from the lower end D4 of the
ここで、トレンチ部を有する半導体装置では、伝導度変調によりコレクタから注入された正孔の密度は、エミッタに近づくにつれて低下する。この結果、キャリア密度がエミッタ側で低くなり、オン抵抗を十分に小さくすることができない。本例の半導体装置100は、ベース領域14の下方に蓄積領域16を設けることにより、エミッタ側におけるキャリア密度を向上させることができる。
Here, in the semiconductor device having the trench portion, the density of the holes injected from the collector by the conductivity modulation decreases as it approaches the emitter. As a result, the carrier density becomes low on the emitter side, and the on-resistance cannot be made sufficiently small. In the
このように、蓄積領域16におけるドーピング濃度の最大値を高くすることで、半導体装置100のオン抵抗およびオン電圧を小さくすることができる。一方で、蓄積領域16における総ドーズ量を多くしすぎると、ベース領域14と蓄積領域16との間の電界が大きくなるので漏れ電流が生じる。したがって、電界緩和領域17の膜厚Wは、ベース領域14と蓄積領域16との間の電界を十分に緩和できる範囲に設定されることが好ましい。
In this way, by increasing the maximum value of the doping concentration in the
一例において、電界緩和領域17の膜厚Wは、蓄積領域16の膜厚である長さL4よりも短いことが好ましい。また、電界緩和領域17の膜厚Wは、エミッタ領域12およびベース領域14の長さの和L1+L2以下である。電界緩和領域17の膜厚Wは、ベース領域14の長さL2以下であってもよい。また、電界緩和領域17の膜厚Wは、ゲートトレンチ部40の突出部の長さL5以下であってよく、L5の半分以下であってもよい。
In one example, the film thickness W of the electric
一方、蓄積領域16を低ドーピング濃度とすることにより、空乏層が広がりやすくなり、電界の集中を緩和できる。この場合であっても、0.4μm以上の電界緩和領域17を設けてよい。
On the other hand, by setting the
図6は、実施例に係る半導体装置100のドーピング濃度分布の他の例を示す。本例の半導体装置100は、電界緩和領域17にピークP3を有する。
FIG. 6 shows another example of the doping concentration distribution of the
ピークP3は、電界緩和領域17に設けられる。ピークP3は、ピークP2の半値Phよりも低い。電界緩和領域17のドーピング濃度は、蓄積領域16のピークP2の半値Phより低い値であればよい。電界緩和領域17は、複数段のピークを有してもよい。この場合も、複数段で形成される電界緩和領域17の各段の濃度は蓄積領域16のピークP2の半値Phより低い値であれば、どのような値であってもよい。例えば、電界緩和領域17のドーピング濃度は、半導体基板10の裏面23に向かって徐々に高くなってもよいし、徐々に低くなってもよい。ドーピング濃度のプロファイルは、電界緩和領域17の積分濃度が5E14cm−2以上、5E15cm−2以下であればよく、これに限定されない。The peak P3 is provided in the electric
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。 Although the present invention has been described above using the embodiments, the technical scope of the present invention is not limited to the scope described in the above embodiments. It will be apparent to those skilled in the art that various changes or improvements can be made to the above embodiments. It is clear from the claims that embodiments with such modifications or improvements may also be included in the technical scope of the invention.
10・・・半導体基板、12・・・エミッタ領域、14・・・ベース領域、15・・・コンタクト領域、16・・・蓄積領域、17・・・電界緩和領域、18・・・ドリフト領域、20・・・バッファ領域、21・・・おもて面、22・・・コレクタ領域、23・・・裏面、24・・・コレクタ電極、26・・・層間絶縁膜、30・・・ダミートレンチ部、32・・・ダミー絶縁膜、34・・・ダミー導電部、40・・・ゲートトレンチ部、42・・・ゲート絶縁膜、44・・・ゲート導電部、52・・・エミッタ電極、54・・・コンタクトホール、60・・・メサ部、100・・・半導体装置、500・・・半導体装置、512・・・エミッタ領域、514・・・ベース領域、516・・・蓄積領域、518・・・ドリフト領域 10 ... semiconductor substrate, 12 ... emitter region, 14 ... base region, 15 ... contact region, 16 ... storage region, 17 ... electric field relaxation region, 18 ... drift region, 20 ... Buffer area, 21 ... Front surface, 22 ... Collector area, 23 ... Back surface, 24 ... Collector electrode, 26 ... Interlayer insulating film, 30 ... Dummy trench Part, 32 ... Dummy insulating film, 34 ... Dummy conductive part, 40 ... Gate trench part, 42 ... Gate insulating film, 44 ... Gate conductive part, 52 ... Emitter electrode, 54 ... contact hole, 60 ... mesa part, 100 ... semiconductor device, 500 ... semiconductor device, 512 ... emitter region, 514 ... base region, 516 ... storage region, 518 ...・ ・ Drift area
Claims (10)
前記ドリフト領域の上方に設けられた第2導電型のベース領域と、
前記ベース領域と前記ドリフト領域との間に設けられ、前記ドリフト領域よりもドーピング濃度の高い第1導電型の蓄積領域と、
前記ベース領域と前記蓄積領域との間に設けられ、前記蓄積領域のドーピング濃度のピークよりもドーピング濃度の低い電界緩和領域と
を備え、
前記電界緩和領域と前記蓄積領域との境界は、前記蓄積領域の前記ピークの半値位置であり、
前記電界緩和領域の積分濃度が5E14cm−2以上、5E15cm−2以下である
半導体装置。The first conductive type drift region provided on the semiconductor substrate and
A second conductive type base region provided above the drift region and
A first conductive type storage region provided between the base region and the drift region and having a higher doping concentration than the drift region,
An electric field relaxation region provided between the base region and the storage region and having a doping concentration lower than the peak of the doping concentration in the storage region is provided.
The boundary between the electric field relaxation region and the storage region is the half value position of the peak in the storage region.
A semiconductor device having an integrated concentration of 5E14 cm- 2 or more and 5E15 cm- 2 or less in the electric field relaxation region.
請求項1に記載の半導体装置。The semiconductor device according to claim 1, wherein the film thickness of the electric field relaxation region is 0.4 μm or more and 3.0 μm or less.
請求項1に記載の半導体装置。The semiconductor device according to claim 1, wherein the film thickness of the electric field relaxation region is 1.0 μm or more and 1.8 μm or less.
請求項1に記載の半導体装置。The semiconductor device according to claim 1, wherein the film thickness of the electric field relaxation region is 1.5 μm or more and 2.0 μm or less.
請求項1に記載の半導体装置。The semiconductor device according to claim 1, wherein the film thickness of the electric field relaxation region is equal to or larger than the film thickness of the storage region.
請求項1から5のいずれか一項に記載の半導体装置。The semiconductor device according to any one of claims 1 to 5, wherein the electric field relaxation region includes a region having the same doping concentration as the drift region.
請求項1から6のいずれか一項に記載の半導体装置。The semiconductor device according to any one of claims 1 to 6, wherein the electric field relaxation region has a peak smaller than half of the peak in the storage region.
請求項1から7のいずれか一項に記載の半導体装置。The semiconductor device according to any one of claims 1 to 7, wherein the doping concentration in the accumulation region is lower than the peak of the doping concentration in the base region.
請求項1から8のいずれか一項に記載の半導体装置。The semiconductor device according to any one of claims 1 to 8, wherein the doping concentration in the accumulation region is 1E16 cm -3 or more and 4E16 cm -3 or less.
請求項1から9のいずれか一項に記載の半導体装置。The film thickness of the accumulation region is 0.5 μm or more and 1.5 μm or less.
The semiconductor device according to any one of claims 1 to 9.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019167090 | 2019-09-13 | ||
JP2019167090 | 2019-09-13 | ||
PCT/JP2020/032871 WO2021049351A1 (en) | 2019-09-13 | 2020-08-31 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2021049351A1 true JPWO2021049351A1 (en) | 2021-12-23 |
JP7264263B2 JP7264263B2 (en) | 2023-04-25 |
Family
ID=74866919
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021545226A Active JP7264263B2 (en) | 2019-09-13 | 2020-08-31 | semiconductor equipment |
Country Status (5)
Country | Link |
---|---|
US (1) | US11942535B2 (en) |
JP (1) | JP7264263B2 (en) |
CN (1) | CN113519062A (en) |
DE (1) | DE112020000621T5 (en) |
WO (1) | WO2021049351A1 (en) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007311627A (en) * | 2006-05-19 | 2007-11-29 | Mitsubishi Electric Corp | Semiconductor device and its manufacturing method |
WO2018030440A1 (en) * | 2016-08-12 | 2018-02-15 | 富士電機株式会社 | Semiconductor device and method for producing semiconductor device |
JP2018041845A (en) * | 2016-09-07 | 2018-03-15 | 富士電機株式会社 | Semiconductor device |
WO2019142706A1 (en) * | 2018-01-17 | 2019-07-25 | 富士電機株式会社 | Semiconductor device |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4575713B2 (en) | 2004-05-31 | 2010-11-04 | 三菱電機株式会社 | Insulated gate semiconductor device |
JP5089191B2 (en) | 2007-02-16 | 2012-12-05 | 三菱電機株式会社 | Semiconductor device and manufacturing method thereof |
WO2018016543A1 (en) | 2016-07-19 | 2018-01-25 | 富士電機株式会社 | Semiconductor device |
JP7143085B2 (en) * | 2018-01-31 | 2022-09-28 | 三菱電機株式会社 | Semiconductor device, power conversion device, and method for manufacturing semiconductor device |
JP2019186311A (en) | 2018-04-04 | 2019-10-24 | 富士電機株式会社 | Semiconductor device |
-
2020
- 2020-08-31 WO PCT/JP2020/032871 patent/WO2021049351A1/en active Application Filing
- 2020-08-31 DE DE112020000621.2T patent/DE112020000621T5/en active Pending
- 2020-08-31 JP JP2021545226A patent/JP7264263B2/en active Active
- 2020-08-31 CN CN202080017821.XA patent/CN113519062A/en active Pending
-
2021
- 2021-08-24 US US17/409,819 patent/US11942535B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007311627A (en) * | 2006-05-19 | 2007-11-29 | Mitsubishi Electric Corp | Semiconductor device and its manufacturing method |
WO2018030440A1 (en) * | 2016-08-12 | 2018-02-15 | 富士電機株式会社 | Semiconductor device and method for producing semiconductor device |
JP2018041845A (en) * | 2016-09-07 | 2018-03-15 | 富士電機株式会社 | Semiconductor device |
WO2019142706A1 (en) * | 2018-01-17 | 2019-07-25 | 富士電機株式会社 | Semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
US11942535B2 (en) | 2024-03-26 |
CN113519062A (en) | 2021-10-19 |
JP7264263B2 (en) | 2023-04-25 |
US20210384332A1 (en) | 2021-12-09 |
WO2021049351A1 (en) | 2021-03-18 |
DE112020000621T5 (en) | 2021-10-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11094808B2 (en) | Semiconductor device | |
JP2024028563A (en) | semiconductor equipment | |
US20190027472A1 (en) | Semiconductor device | |
US20180269202A1 (en) | Semiconductor device | |
US10008590B2 (en) | Semiconductor device with trench edge termination | |
JP6805655B2 (en) | Semiconductor device | |
US11955540B2 (en) | Semiconductor device and production method | |
JP7056031B2 (en) | Semiconductor device | |
WO2019116696A1 (en) | Semiconductor device | |
US11894426B2 (en) | Semiconductor device and manufacturing method for semiconductor device | |
CN107845677B (en) | Semiconductor device with a plurality of semiconductor chips | |
US10651302B2 (en) | Semiconductor device | |
JP2022059083A (en) | Semiconductor device | |
WO2019142706A1 (en) | Semiconductor device | |
JP6708269B2 (en) | Semiconductor device | |
US11264475B2 (en) | Semiconductor device having a gate electrode formed in a trench structure | |
US10707300B2 (en) | Semiconductor device | |
JP7115000B2 (en) | semiconductor equipment | |
WO2018154963A1 (en) | Semiconductor device | |
WO2021049351A1 (en) | Semiconductor device | |
JP2019106506A (en) | Semiconductor device | |
JP7156425B2 (en) | semiconductor equipment | |
US11264491B2 (en) | Semiconductor device for improving transistor characteristics during turn-on | |
JP2022016169A (en) | Semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20210824 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20221004 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20221130 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20230314 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20230327 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7264263 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |