JPWO2020014066A5 - - Google Patents

Claims (10)

1. 命令実行パイプラインと、
   第一数の第一分岐ターゲットバッファテーブルエントリを含む第一ＢＴＢテーブルであって、前記第一ＢＴＢテーブルエントリのそれぞれは第一タグ及び第一ターゲットアドレスを含み、前記第一ターゲットアドレスのそれぞれは第一幅を有する、前記第一ＢＴＢテーブルと、
   第二数の第二ＢＴＢテーブルエントリを含む第二ＢＴＢテーブルであって、前記第二ＢＴＢテーブルエントリのそれぞれは第二タグ及び第二ターゲットアドレスを含み、前記第二ターゲットアドレスのそれぞれは前記第一幅とは異なる第二幅を有する、前記第二ＢＴＢテーブルと、
   所与の予測アドレスについて予測されたターゲットアドレスを提供するように構成される分岐予測器と、
   を含む、プロセッサであって、
   前記プロセッサは分岐命令の分岐特性に基づいて、前記第一ＢＴＢテーブルの第一ＢＴＢテーブルエントリか、前記第二ＢＴＢテーブルの第二ＢＴＢテーブルエントリかのいずれかに前記第一ターゲットアドレスを含む分岐記述子を格納するように構成される、プロセッサ。
2. 前記分岐特性は、分岐ターゲットアドレスサイズである、請求項１に記載のプロセッサ。
3. 前記分岐特性は分岐タイプである、請求項１に記載のプロセッサ。
4. 前記第一ＢＴＢテーブルエントリは、ジャンプ分岐命令、呼び出し分岐命令、戻り分岐命令、及び条件分岐命令のうちの少なくとも１つについて構成される、請求項３に記載のプロセッサ。
5. 前記分岐特性は前記ＢＴＢエントリに格納されるビットの数である、請求項１に記載のプロセッサ。
6. 前記分岐特性は前記ＢＴＢエントリのスレッド識別子である、請求項１に記載のプロセッサ。
7. 第一メモリレベルキャッシュ及び第二メモリレベルキャッシュ、をさらに含み、
   前記第一ＢＴＢテーブル及び前記第二ＢＴＢテーブルは前記プロセッサの同じメモリレベルキャッシュに含まれる、請求項１に記載のプロセッサ。
8. 前記第一ＢＴＢテーブルの前記第一ＢＴＢテーブルエントリは、予測ルックアップについてＮウェイアソシアティブであり、
   前記第二ＢＴＢテーブルの前記第二ＢＴＢテーブルエントリは、予測ルックアップについてＭウェイアソシアティブであり、
   前記Ｍ及び前記Ｎは１以上であり、前記Ｍは前記Ｎとは異なる、請求項１に記載のプロセッサ。
9. 前記第一数の前記第一ＢＴＢテーブルエントリは、前記第二数の前記第二ＢＴＢテーブルエントリとは異なる、請求項１に記載のプロセッサ。
10. 前記ＢＴＢテーブルエントリのそれぞれは、前記ＢＴＢエントリのそれぞれを、セット内で最近最も使用された（ＭＲＵ）ステータス、及び最近最も使用されていない（ＬＲＵ）ステータスのうちの１つとしてマーク付けする最近使用されたステータスビットを含み、
    前記プロセッサは、前記最近使用されたステータスビットの状態に基づいて置き換えポリシーに従い前記セット内のＢＴＢエントリをエビクトするように構成される、請求項１に記載のプロセッサ。